卷积编码和Viterbi译码
摘要
本文的目的是向读者介绍了前向纠错技术的卷积编码和Viterbi译码。前向纠错的目的（FEC）的是改善增加了一些精心设计的冗余信息，正在通过信道传输数据的通道容量。在添加这种冗余信息的过程称为信道编码。卷积编码和分组编码是两个主要的渠道形式编码。
简介
前向纠错的目的（FEC）的是改善增加了一些精心设计的冗余信息，正在通过信道传输数据的通道容量。在添加这种冗余信息的过程称为信道编码。卷积编码和分组编码是两个主要的渠道形式编码。卷积码串行数据操作，一次一个或数位。分组码操作比较大（通常，多达几百个字节的情侣）消息块。有很多有用的分组码和卷积多种，以及接收解码算法编码信息的DNA序列来恢复原来的各种数据。
卷积编码和Viterbi译码前向纠错技术，是一种特别适合于在其中一个已损坏的发射信号加性高斯白噪声（AWGN）的主要通道。你能想到的AWGN信道的噪声，其电压分布也随着时间的推移，可以说是用高斯，或正常，统计分布特征，即一钟形曲线。这个电压分布具有零均值和标准差这是一个信号与噪声比接收信号的信噪比（SNR）函数。让我们承担起接收到的信号电平是固定的时刻。这时如果信噪比高，噪声标
准偏差小，反之亦然。在数字通信，信噪比通常是衡量E
b /N
的它代表噪声密度双面
能源每比特除以之一。
卷积码通常是描述使用两个参数：码率和约束长度。码率k/n，是表示为比特数为卷积编码器（十一）信道符号卷积编码器输出的编码器在给定的周期（N）的数量之比。约束长度参数，钾，表示该卷积编码器的“长度”，即有多少K位阶段提供饲料的组合逻辑，产生输出符号。 K是密切相关的参数米，这表明有多少位的输入编码器周期被保留，用于编码后第一次在卷积编码器输入的出现。的m参数可以被认为是编码器的记忆长度。在本教程中，并在此示例的源代码，我集中精力率1 / 2卷积码。
Viterbi译码是一种两个卷积编码与解码，其他类型的算法类型的顺序解码。序贯解码的优点，它可以执行得很好，长期约束卷积码的长度，但它有一个变量解码时间。
维特比解码的优点是它有一个固定的解码时间。它非常适合于硬件解码器。但它的计算需求的增长作为约束长度功能指数，因此它是在实践中通常是有限的约束长度的K = 9或更少。斯坦福大学电信生产的K = 9的Viterbi解码器，速率高达96 Kbps的运作，和K = 7维特比解码器，以高达45 Mbps的操作。先进的无线技术提供了一个K = 9的Viterbi解码器，速率高达每秒2兆比特运作。日本NTT公司宣布Viterbi解码器，在60 Mbps的工作，但我不知道它的商业可用性。摩尔定律适用于维特比解码器，以及微处理器，因此可以考虑提到作为先进设备，在1999年初采取了最先进的快照以上的税率。
多年来，卷积编码和Viterbi译码一直是主要的FEC技术，特别是在地球静止卫星通信网络，如VSAT（甚小孔径终端）网络，在空间通信中使用。我认为最常见的变异率VSAT网络使用的是1 / 2卷积编码使用约束长度为k = 7的代码。有了这个代码，可以传送二进制或四相相移键控（BPSK调制或QPSK），至少有5分贝以下的权力比你没有它需要的信号。这是在瓦，比三因素更能减少！这对于减少发射器和/或天线费用率上升的数据或允许给予同样的发射功率和天线尺寸非常有用。
许多无线电频道AWGN信道，但是很多，尤其是地面广播频道也有其他障碍，如多路径，选择性衰落，干扰和大气（闪电）的噪声。发射机和接收机的杂散信号，并可以添加到所需的相位噪声信号以及。虽然卷积编码和Viterbi译码可能会与那些其他问题时非常有用，它未必是最好的技术。
在过去的几年里，卷积编码和Viterbi译码已开始在地球静止卫星通信领域的补充与Reed - Solomon编码。这两个编码技术通常为串行级联卷积编码块。通常情况下，要传输的信息进行编码，首先与Reed - Solomon码再与卷积码。在接收端，维特比解码首先执行，由里德所罗门解码遵循。这是认为，如果不是用于直接广播卫星（DBS）系统中的所有最，并在较新的甚小孔径终端产品，以及一些技术。
最近（1993年）一个新的并行级联卷积编码技术，作为涡轮编码称为出现了。初始硬件编码器和解码器的Turbo编码的实现已经出现在市场上。这种技术实现了级联的Viterbi和Reed - Solomon编码可观的性能改进。其中一个变种的代码是产品代码也被开发出来，随着硬件实现。
说明算法（第一部分）
在模拟通信信道卷积编码和Viterbi使用解码所涉及的步骤如下：
（1）生成的数据将通过渠道传播的结果，是二进制数据位。
（2）卷积编码的数据符号的结果是通道。
（3）地图一/零通道符号上一对极基带信号，传输信道的符号生产。
（4）添加噪声的传播通道符号，结果收到的频道符号。
（5）量化接收通道水平，一比特量化称为硬判决，两个量化到N位被称为软判决（N通常三，四）。
（6）维特比译码进行量化上收到的频道符号，结果又是二进制数据位。
（7）比较解码数据位传输的数据位和计算错误的数量。
数据生成
生成要发送的数据通过可以通过使用随机数生成器很简单的通道。用于产生均匀分布的区间数0上，最高值是提供在C：rand ()。使用这一功能，我们可以说，任何小于最大值的一半是零;任何值大于或等于最大值的一半是另一个。
卷积编码数据
卷积编码的数据是通过使用一个移位寄存器和执行相关的组合逻辑模双增加。（一移位寄存器仅仅是一个连锁触发器，其中第n个触发器的输出是联系在一起的第（n +1）个触发器输入。每次时钟的有效边沿时，输入在触发器的时钟到输出，因此，数据通过一个阶段的转变。）的组合逻辑往往是在级联异或门的形式。作为提醒，异或门的两个输入，一个输出盖茨代表多为如下所示的逻辑符号，
实现下面的真值表：
异或门实现模其输入双增加。当您级联Q两输入异或门，与第一次喂养一对的第二个项目投入，产出的第二个食的第三个，等等，一个一个的输入输出输出在链中的最后一个是模双的Q + 1输入的总和。
另一种方式来说明模，两个加法器，而这是最常用的教科书的使用方式，是一个有+符号里面。
现在，我们有两个卷积编码器（触发器组成的移位寄存器和异或门组成的相关模，两个加法器）的定义，让我们看一个卷积编码器的速度1 / 2的图片基本组成部分时，K = 3，m = 2时的代码：
在这种编码器，数据位提供了每秒k比特率。频道符号正处于= 2K的符号每秒施氮量的输出。输入位编码器中是稳定的周期。编码器周期开始时，输入时钟边沿发生。当输入时钟边沿发生时，左边的触发器输出到右边触发器的时钟，上一个输入位移入左侧触发器，一个新的输入位可用。然后上下模，两个加法器的输出趋于稳定。输出选择器（sel的的A / B座）循环通过两个国家中的第一个州，它选择并输出上模，两个加法器的输出，在第二个状态，选择及输出的低模输出两个加法器。上面的编码显示的K = 3，（7，5）卷积码编码器。八进制数的第7和第5代表的
代码生成多项式，当它在读取二进制（111
2 101
2）
对应到移位寄存器的连接上，下
模，两个加法器，分别为。此代码已被确定为费率1 / 2时，K = 3的“最佳”的
代码。这是代码，我会用余下的讨论和例子的原因很明显，这将成为我们进入时，
维特比解码算法得到。
让我们来看一个例子输入数据流，以及相应的输出数据流：
让输入序列是010111001010001
2。
假设的倒装移位寄存器中的触发器输出最初都被清除，即它们的输出是零。第一个时钟周期，使第一个输入位，零，提供给编码器。触发器的输出均为零。该加
法器输入到模个都是零，所以编码器的输出为00
2。
第二个时钟周期，使第二个输入位提供给编码器。左手在前面一点，这是一个零触发器首饰，钟表及右手按在左手触发器输出零触发器的时钟。加法器输入到顶
部模，两个是100
2，因此输出是一个。加法器的输入模的底部，两个10
2，
因此输出
也是一个。因此，编码器输出11个符号
2
的通道。
第三个时钟周期，使第三个输入位，一个零，可用于编码器。左手在前面一点，这是一个触发器的时钟，而右手在零触发器时钟从两个位时代以前。加法器输入到
顶部模，两个是010
2，因此输出是一个。加法器的输入模的底部，两个00
2，
因此输
出为零。因此，编码器输出10符号的通道。时序图所示说明了此过程：
输入后，所有已提交的编码器，输出序列是：
00 11 10 00 01 10 01 11 11 10 00 10 11 00 11
2。
你可以看到从速度1 / 2 = 3的卷积编码器K表结构，由上述每个输入位有符
号的三个连续对输出的影响所举的例子。这是一个非常重要的一点，是什么给了卷积码的纠错能力。之所以会成为显而易见的，当我们进入维特比解码算法得到的。现在，如果我们只是要为最后一位传送数据，以上述的15位，影响三种输出符号对，我们需要输出两个符号多对。这是在我们的例子编码器实现由时钟卷积编码器触发器二（=米）次以上，同时举行为零的投入。这就是所谓的“冲”的编码器，并在两个以上的输出符号对结果。最后二进制编码器输出的是这样00 11 10 00 01 10 01 11 11 10 00 10 11 00 11 10 11
2。
如果我们不执行冲洗操作，邮件的最后一个M 位较少的纠错能力比第一至（m - 1）个位了。这是一个非常重要的事情要记住，如果你要使用在突发模式环境中，本纠错技术。 So的的清理移位寄存器在每个突发最初的一步。编码器必须启动一个已知状态解码器能够对输入的数据序列重建在一个已知的正常状态和结束。
现在，让我们来看看从另一个角度编码器。你可以认为，作为一个简单的状态机的编码器。这个例子编码器有两个内存位，所以有四种可能的状态。让我们给左边的触发器2 1二进制重量，而右手触发器2 0二进制重量。最初，该编码器在全零状态。如果第一个输入位是零，编码器停留在下一时钟沿在全零状态。但是，如果
输入位为一，编码器转换为在下一个时钟边沿到10
2的
状态。然后，如果下一个输
入位为零，编码器转换为01
2状态，否则，它转换为11
2的
状态。下表给出了下一
个状态鉴于目前的状态和输入与二进制鉴于国家：
上表是通常被称为状态转换表。我们将引用它作为下一个状态表。现在让我们看一个表，列出通道输出符号表，鉴于目前的状态和输入数据，我们将称之为输出：
你现在应该看到，这两个表，您可以完整地描述了这个例子率1 / 2时，K = 3的卷积编码器的行为。请注意，这两个表有2（k - 1个）行，2 k列，其中K为约束长度，k为输入数位编码器的周期为每个。这两个表会派上用场，当我们开始讨论维特比解码算法。
频道符号映射到信号电平
对极映射到一个基带信号计划的回旋编码器一/零输出的是一个简单的翻译成0和1 s至1秒的问题。这可以通过执行该操作为Y = 1 - 每个卷积编码器输出符号2倍。
添加噪声的传播符号
添加噪声的数字传输通道随机符号所产生的高斯卷积编码器包括生成，缩放的
数字按照所需能量的N
0每个符号噪声密度比，电子商务
的S
/，并加入高斯随机数缩
减到通道的象征值。
对于未编码的渠道，E
s /N
= E
b
/N
,因为每个位有一个通道的象征。然而，对
于编码通道，E
s /N
= E
b
/N
+ 10log
10
(k/n)。例如，速度1 / 2编码，E
s
/N
= E
b
/N
+
10log
10(1/2) = E
b
/N
- 3.01分贝。同样，对于速度的2 / 3的编码，E
s
/N
= E
b
/N
+
10log
10 (2/3) = E
b
/N
- 1.76分贝。
高斯随机数发生器是这项工作的唯一有趣的部分。 C只提供了一个统一的随机数发生器，rand( )。为了获得高斯随机数，我们采取统一之间，瑞利，高斯分布关系的优势：
给定一个统一的随机变量U，瑞利随机变量R可以得到：
其中是瑞利随机变量的方差，并给出R和第二个均匀分布的随机变量V，两个高斯随机变量G和H可以得到
G = R cos V and H = R sin V
在AWGN信道，信号被破坏的加性噪声的n（t），它的功率谱No/2瓦/赫兹。方
差这等于噪音。如果我们把 E s能源等于1，则。因
此，。
接收到的通道量化符号
一个理想的维特比解码器将与无限精度，或者至少浮点数。在实际的系统，我们有一个量化收到的频道符号或高精度A，以减少Viterbi解码器的复杂性，更不用提它之前的电路数位。如果收到的频道量化到一个符号位精度“（<为0V = 1，>为0V = 0），结果被称为硬决策数据。如果收到的频道符号与多个量子比特的精度，其结果是所谓的软决策数据。带有软判决Viterbi译码器的量化数据输入到三个或四个位精度可以执行约2分贝，比那些更硬判决的投入工作。通常的量化精度为三位。更多位提供一些额外的改善。
该量化水平的选择是一个重要的设计决定，因为它可以对链路的性能产生重大影响。下面是一个方法来设置这些水平非常简短的解释。假设在噪音的情况下我们收到的信号电平是- 1V的= 1，为+1 V = 0。具有隔音，我们收到的信号平均值+ /
- 1和标准差。让我们用一个统一的，三位量化后的输入/输出关系在下面的图，其中D是决策水平，我们将计算不久所示：
其决策水平，D，可根据计算公式，其中E
s /N
比能量为每符号噪声密度。
实验名称：___ 卷积编码_______ 1、使用MATLAB进行卷积编码的代码编写、运行、仿真等操作； 2、熟练掌握MATLAB软件语句； 3、理解并掌握卷积编码的原理知识。 二、实验原理 卷积码是由Elias于1955 年提出的，是一种非分组码，通常它更适用于前向纠错法，因为其性能对于许多实际情况常优于分组码，而且设备较简单。 卷积码的结构与分组码的结构有很大的不同。具体地说，卷积码并不是将信息序列分成不同的分组后进行编码，而是将连续的信息比特序列映射为连续的编码器输出符号。卷积码在编码过程中，将一个码组中r 个监督码与信息码元的相关性从本码组扩展到以前若干段时刻的码组，在译码时不仅从此时刻收到的码组中提取译码信息，而且还可从与监督码相关的各码组中提取有用的译码信息。这种映射是高度结构化的，使得卷积码的译码方法与分组译码所采用的方法完全不同。可以验证的是在同样复杂度情况下，卷积码的编码增益要大于分组码的编码增益。对于某个
特定的应用，采用分组码还是卷积码哪一种更好则取决于这一应用的具体情况和进行比较时可用的技术。 （一）卷积编码的图形表示 卷积码的编码器是由一个有k 个输人位，n 个输出位，且有m 个移位寄存器构成的有限状态的有记忆系统，其原理如图1所示。 图1 卷积码编码器的原理图 描述这类时序网络的方法很多，它大致可分为两大类型：解析表示法与图形表示法。在解析法中又可分为离散卷积法、生成矩阵法、码多项式法等；在图形表示法中也可分为状态图法、树图法和网络图法等。 图2给出的是一个生成编码速率为1／2 卷积码的移位寄存器电路。输人比特在时钟触发下从左边移人到电路中，每输入一位，分别去两个模2加法器的输出值并复用就得到编码器的输出。对这一编码，每输入一比特就产生两个输出符号，故编码效率为
卷积码编码维特比译码实验设计报告 SUN 一、实验目的 掌握卷积码编码和维特比译码的基本原理，利用了卷积码的特性, 运用网格图和回溯以得到译码输出。 二、实验原理 1.卷积码是由连续输入的信息序列得到连续输出的已编码序列。其编码器将k个信息码元编为n个码元时，这n个码元不仅与当前段的k个信息有关，而且与前面的（m-1）段信息有关（m为编码的约束长度）。 2.一般地，最小距离d表明了卷积码在连续m段以内的距离特性，该码可以在m个连续码流内纠正(d-1)/2个错误。卷积码的纠错能力不仅与约束长度有关，还与采用的译码方式有关。 3. 维特比译码算法基本原理是将接收到的信号序列和所有可能的发送信号序列比较，选择其中汉明距离最小的序列认为是当前发送序列。卷积码的Viterbi 译码是根据接收码字序列寻找编码时通过网格图最佳路径的过程,找到最佳路径即完成了译码过程,并可以纠正接收码字中的错误比特。 4.所谓“最佳”, 是指最大后验条件概率:P( C/ R) = max [ P ( Cj/ R) ] , 一般来说, 信道模型并不使用后验条件概率,因此利用Beyes 公式、根据信道特性出结论:max[ P ( Cj/ R) ]与max[ P ( R/ Cj) ]等价。考虑到在系统实现中往往采用对数形式的运算,以求降低运算量,并且为求运算值为整数加入了修正因子a1 、a2 。令M ( R/ Cj) = log[ P ( R/ Cj) ] =Σa1 (log[ P( Rm/ Cmj ) ] + a2) 。其中, M 是组成序列的码字的个数。因此寻找最佳路径, 就变成寻找最大M( R/ Cj) , M( R/ Cj) 称为Cj 的分支路径量度,含义为发送Cj 而接收码元为R的似然度。 5.卷积码的viterbi译码是根据接收码字序列寻找编码时通过网格图最佳路径的过程，找到最佳路径即完成了译码过程并可以纠正接收码字中的错误比特。 三、实验代码 #include<> #include "" #define N 7 #include "" #include <> #include<> #define randomize() srand((unsigned)time(NULL)) encode( unsigned int *symbols, /*编码输出*/ unsigned int *data, /*编码输入*/ unsigned int nbytes, /*nbytes=n/16,n为实际输入码字的数目*/ unsigned int startstate /*定义初始化状态*/
编号： 《DSP技术与应用》课程论文卷积码的维特比译码的分析与实现 论文作者姓名：______ ______ 作者学号：___ ______ 所在学院： 所学专业：_____ ___ 导师姓名职称：__ _ 论文完成时间： _
目录 摘要： (1) 0 前言 (2) 1 理论基础 (2) 1.1信道理论基础 (2) 1.2差错控制技术 (3) 1.3纠错编码 (4) 1.4线性分组码 (5) 2 卷积码编码 (7) 2.1 卷积码概要 (7) 2.2 卷积码编码器 (8) 2.3卷积码的图解表示 (8) 2.4 卷积码的解析表示 (11) 3 卷积码的译码 (14) 3.1 维特比译码 (15) 3.2 代数译码 (17) 3.3 门限译码 (18) 4 维特比译码器实现 (18) 4.1 TMS320C54 系列DSP概述 (18) 4.2 Viterbi译码器的DSP实现 (19) 4.3 实现结果 (21) 5 结论 (21) 参考文献 (22) II
卷积码的维特比译码的分析与实现 摘要： 针对数据传输过程中的误码问题，本文论述了提高数据传输质量的一些编码及译码的实现问题。自P.Elias 首次提出卷积码编码以来，这一编码技术至今仍显示出强大的生命力。在与分组码同样的码率R 和设备复杂性的条件下，无论从理论上还是从实际上均己证明卷积码的性能至少不比分组码差，且实现最佳和准最佳译码也较分组码容易。目前，卷积码已广泛应用在无线通信标准中，其维特比译码则利用码树的重复性结构，对最大似然译码算法进行了简化。本文所做的主要工作： 首先对信道编码技术进行了研究，根据信道中可能出现的噪声等问题对卷积码编码方法进行了主要阐释。 其次，对卷积码维特比译码器的实现算法进行了研究，完成了译码器的软件设计。 最后，结合实例，采用DSP芯片实现卷积码的维特比译码算法的仿真和运行。 关键词： 卷积码维特比译码DSP Convolutional codes and Viterbi decoding analysis and realization Zhang Yi-Fei (School of Physics and Electronics, Henan University, Henan Kaifeng 475004, China) Abstract: Considering the error bit problem during data transmission,this thesis discussed some codings and decoders,aiming at enhancing transmission performance. From P.Elias first gave the concept of convolutional code, it has show its’ great advantage. Under the same condition and the same rate of block code, the performance of convolutional code is better than block code, and it’s easier to implement the best decoding.Convolutional codes have been widely used in wireless communication standards, the V iterbi decoding using the repetitive structure of the code tree, the maximum likelihood decoding algorithm has been simplified. Major work done in this article: First, the channel coding techniques have been studied, the main interpretation of the convolutional code encoding method according to the channel may be noise and other issues. Secondly, the convolutional code V iterbi decoder algorithm has been studied, the software design of the decoder. Finally, with examples, simulation and operation of the DSP chip convolutional codes, Viterbi decoding algorithm. 1
基于Matlab的卷积码译码器的 设计与仿真 学生姓名：指导老师：** 摘要本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出, 并通过Matlab软件进行设计与仿真，并进行误码率分析。在课程设计中，系统开发平台为Windows Vista Ultimate，程序设计与仿真均采用Matlab R2007a(7.4)，最后仿真详单与理论分析一致。 关键词课程设计；卷积码译码器；Matlab；Simulink；设计与仿真 1引言 本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通 过Matlab软件进行设计与仿真。卷积码的译码有两种方法——软判决和硬判决，此课程设计采用硬判决的维特比译码。 1.1课程设计目的 卷积码是一种向前纠错控制编码。它将连续的信息比特序列映射为连续的编码器输出符号。这种映射是高度结构化的，使得卷积码的译码方法与分组码译码所采用的方法完全不同。可以验证的是在同样复杂度情况下，卷积码的编码增益要大于分组码的编码增益。对于某个特定的应用，采用分组编码还是采用卷积编码哪一种更好则取决于这一应用的具体情况和进行比较时可用的技术[1]。 本课程设计便是通过Matlab设计一个硬判决维特比译码输出的完整电路，并进行误码率分析。
1.2 课程设计的原理 卷积码，又称连环码，是由伊莱亚斯(P.elias)于1955年提出来的一种非分组码。 卷积编码的最佳译码准则为：在给定已知编码结构、信道特性和接收序列的情况下，译码器将把与已经发送的序列最相似的序列作为传送的码字序列的估值。对于二进制对称信道，最相似传送序列就是在汉明距离上与接收序列最近的序列。 卷积码的译码方法有两大类：一类是大数逻辑译码，又称门限译码(硬判决，编者注)；另一种是概率译码(软判决，编者注)，概率译码又分为维特比译码和序列译码两种。门限译码方法是以分组码理论为基础的，其译码设备简单，速度快，但其误码性能要比概率译码法差[2]。 当卷积码的约束长度不太大时，与序列译码相比，维特比译码器比较简单，计算速度快。维特比译码算法是1967年由Viterbi提出，近年来有大的发展。目前在数字通信的前向纠错系统中用的较多，而且在卫星深空通信中应用更多，该算法在卫星通信中已被采用作为标准技术。 2维特比译码原理 采用概率译码的基本思想是：把已接收序列与所有可能的发送序列做比较，选择其中码距最小的一个序列作为发送序列。如果发送L组信息比特，那么对于(n,k)卷积码来说，可能发送的序列有2kL个，计算机或译码器需存储这些序列并进行比较，以找到码距最小的那个序列。当传信率和信息组数L较大时，使得译码器难以实现。维特比算法则对上述概率译码做了简化，以至成为了一种实用化的概率算法。它并不是在网格图上一次比较所有可能的2kL条路径(序列)，而是接收一段，计算和比较一段，选择一段最大似然可能的码段，从而达到整个码序列是一个最大似然值得序列。 下面以图2.1的(2，1，3)卷积码编码器所编出的码为例，来说明维特比解码的方法和运作过程。为了能说明解码过程，这里给出该码的状态图，如图2.2所
苏州科技大学天平学院电子与信息工程学院 信道编码课程设计报告 课设名称卷积码编译及译码仿真 学生姓名圣鑫 学号1430119232 同组人周妍智 专业班级通信1422 指导教师潘欣欲 一、实验名称 基于MAATLAB的卷积码编码及译码仿真 二、实验目的 卷积码就是一种性能优越的信道编码。它的编码器与译码器都比较容易实现,同时它具有较强的纠错能力。随着纠错编码理论研究的不断深入,卷积码的实际应用越来越广泛。本实验简明地介绍了卷积码的编码原理与Viterbi译码原理。并在SIMULINK模块设计中,完成了对卷积码的编码与译码以及误比特统计整个过程的模块仿真。最后,通过在仿真过程中分别改变卷积码的重要参数来加深理解卷积码的这些参数对卷积码的误码性能的影响。经过仿真与实测,并对测试结果作了分析。 三、实验原理
1、卷积码编码原理 卷积码就是一种性能优越的信道编码,它的编码器与解码器都比较易于实现,同时还具有较强的纠错能力,这使得它的使用越来越广泛。卷积码一般表示为(n,k,K)的形式,即将 k个信息比特编码为 n 个比特的码组,K 为编码约束长度,说明编码过程中相互约束的码段个数。卷积码编码后的 n 各码元不经与当前组的 k 个信息比特有关,还与前 K-1 个输入组的信息比特有关。编码过程中相互关联的码元有 K*n 个。R=k/n 就是编码效率。编码效率与约束长度就是衡量卷积码的两个重要参数。典型的卷积码一般选 n,k 较小,K 值可取较大(>10),但以获得简单而高性能的卷积码。 卷积码的编码描述方式有很多种:冲激响应描述法、生成矩阵描述法、多项式乘积描述法、状态图描述,树图描述,网格图描述等。 2、卷积码Viterbi译码原理 卷积码概率译码的基本思路就是:以接收码流为基础,逐个计算它与其她所 有可能出现的、连续的网格图路径的距离,选出其中可能性最大的一条作为译码估值输出。概率最大在大多数场合可解释为距离最小,这种最小距离译码体现的正就是最大似然的准则。卷积码的最大似然译码与分组码的最大似然译码在原理上就是一样的,但实现方法上略有不同。主要区别在于:分组码就是孤立地求解单个码组的相似度,而卷积码就是求码字序列之间的相似度。基于网格图搜索的译码就是实现最大似然判决的重要方法与途径。用格图描述时,由于路径的汇聚消除了树状图中的多余度,译码过程中只需考虑整个路径集合中那些使似然函数最大的路径。如果在某一点上发现某条路径已不可能获得最大对数似然函数,就放弃这条路径,然后在剩下的“幸存”路径中重新选择路径。这样一直进行到最后第 L 级(L 为发送序列的长度)。由于这种方法较早地丢弃了那些不可能的路径,从而减轻了译码的工作量,Viterbi 译码正就是基于这种想法。对于(n, k, K )卷积码,其网格图中共 2kL 种状态。由网格图的前 K-1 条连续支路构成的路径互不相交,即最初 2k_1 条路径各不相同,当接收到第 K 条支路时,每条路径都有 2 条支路延伸到第 K 级上,而第 K 级上的每两条支路又都汇聚在一个节点上。在Viterbi译码算法中,把汇聚在每个节点上的两条路径的对数似然函数累加
摘要 卷积码是一种性能优越的信道编码。它的编码器和译码器都比较容易实现，同时它具有较强的纠错能力。随着纠错编码理论研究的不断深入，卷积码的实际应用越来越广泛。本文对卷积码和卷积码的编译码有一个简单的介绍且给出了信道编码的发展历史及研究状况，然后详细讨论了（2，1，2）卷积码的编码过程和译码过程，通过状态转移方程和输出方程得出状态转移表和状态转移图，然后通过维特比译码器研究，总结出了维特比译码算法，最后通过Matlab软件进行设计与仿真，得到了编码程序和译码程序，其运行结果与理论分析一致。 关键字卷积码编码、信道编码、Viterbi译码、MATLAB仿真
目录 摘要........................................... 错误！未定义书签。 一、引言 (3) 1.1发展历史及研究状况 (3) 1.2设计目的和意义 (3) 1.3设计方法 (4) 二、卷积码编译码原理 (5) 2.1 卷积码编码原理 (5) 2.2编码器 (6) 2.3 卷积码译码原理 (7) 2.4 VITEBI 译码的关键步骤 (8) 2.4.1 输入与同步单元 (8) 2.4.2 支路量度计算 (8) 2.4.3 路径量度的存储与更新 (8) 2.4.4 信息序列的存储与更新 (8) 2.4.5 判决与输出单元 (8) 三、卷积码编码实现 (9) 3.1 编码原理分析 (9) 3.2 卷积码编码流程图 (10) 四、卷积码译码实现 (11) 4.1 译码编程思路 (11) 4.2 卷积码译码流程图 (11) 五、卷积码编译码程序的编译及仿真波形 (11) 5.1 卷积码编码仿真 (12) 5.2卷积码译码仿真 (13) 5.3卷积码纠错码仿真 (14) 六、总结 (15) 七、参考文献 (16) 附录 (17)
No.15 (2,1,3)卷积码的编码及译码 摘要： 本报告对于（2,1,3）卷积码原理部分的论述主要参照啜刚教材和课件，编程仿真部分绝对原创，所有的程序都是在Codeblocks 8.02环境下用C语言编写的，编译运行都正常。完成了卷积码的编码程序，译码程序，因为对于短于3组的卷积码，即2 bit或4 bit纠错是没有意义的，所以对正确的短序列直接译码，对长序列纠错后译码，都能得到正确的译码结果。含仿真结果和程序源代码。 如果您不使用Codeblocks运行程序，则可能不支持中文输出显示，但是所有的数码输出都是正确的。
一、 卷积码编码原理 卷积码编码器对输入的数据流每次1bit 或k bit 进行编码，输出n bit 编码符号。但是输出的分支码字的每个码元不仅于此时可输入的k 个嘻嘻有关，业余前m 个连续式可输入的信息有关，因此编码器应包含m 级寄存器以记录这些信息。 通常卷积码表示为 (n,k,m). 编码率 k r n = 当k=1时，卷积码编码器的结构包括一个由m 个串接的寄存器构成的移位寄存器（成为m 级移位寄存器、n 个连接到指定寄存器的模二加法器以及把模二加法器的输出转化为穿行的转换开关。 本报告所讲的（2,1,3）卷积码是最简单的卷积码。就是2n =，1k =，3m =的卷积码。每次输入1 bit 输入信息，经过3级移位寄存器，2个连接到指定寄存器的模二加法器，并把加法器输出转化为串行输出。 编码器如题所示。 二、卷积码编码器程序仿真 C 语言编写的仿真程序。 为了简单起见，这里仅仅提供数组长度30 bit 的仿真程序，当然如果需要可以修改数组大小。为了更精练的实现算法，程序输入模块没有提供非法字符处理过程，如果需要也可以增加相应的功能。 进入程序后，先提示输入数据的长度，请用户输入int （整型数）程序默认用户输入的数据小于30，然后提示输入01数码，读入数码存储与input 数组中，然后运算输出卷积码。经过实验仿真，编码完全正确。 以下是举例： a.课件上的输入101 输出11 10 00 的实验
实验九 (2,1,5）卷积码编码译码技术 一、实验目的 1、掌握(2,1,5）卷积码编码译码技术 2、了解纠错编码原理。 二、实验内容 1、(2,1,5）卷积码编码。 2、(2,1,5）卷积码译码。 三、预备知识 1、纠错编码原理。 2、(2,1,5）卷积码的工作原理。 四、实验原理 卷积码是将发送的信息序列通过一个线性的，有限状态的移位寄存器而产生的编码。通常卷积码的编码器由K级（每级K比特）的移位寄存器和n个线性代数函数发生器（这里是模2加法器）组成。 若以（n,k,m）来描述卷积码，其中k为每次输入到卷积编码器的bit数，n 为每个k元组码字对应的卷积码输出n元组码字，m为编码存储度，也就是卷积编码器的k元组的级数，称m+1= K为编码约束度m称为约束长度。卷积码将k 元组输入码元编成n元组输出码元，但k和n通常很小，特别适合以串行形式进行传输，时延小。与分组码不同，卷积码编码生成的n元组元不仅与当前输入的k元组有关，还与前面m-1个输入的k元组有关，编码过程中互相关联的码元个数为n*m。卷积码的纠错性能随m的增加而增大，而差错率随N的增加而指数下降。在编码器复杂性相同的情况下，卷积码的性能优于分组码。 编码器 随着信息序列不断输入，编码器就不断从一个状态转移到另一个状态并同时输出相应的码序列，所以图3所示状态图可以简单直观的描述编码器的编码过程。因此通过状态图很容易给出输入信息序列的编码结果，假定输入序列为110100，首先从零状态开始即图示a状态，由于输入信息为“1”，所以下一状态为b并输出“11”，继续输入信息“1”，由图知下一状态为d、输出“01”……其它输入信息依次类推，按照状态转移路径a->b->d->c->b->c->a输出其对应的编码结果“110101001011”。 译码方法 ⒈代数 代数译码是将卷积码的一个编码约束长度的码段看作是[n0(m+1），k0(m+1)]线性分组码，每次根据（m+1）分支长接收数字，对相应的最早的那个分支上的信息数字进行估计，然后向前推进一个分支。上例中信息序列 =(10111），相应的码序列 c=(11100001100111）。若接收序列R=(10100001110111），先根据R 的前三个分支（101000）和码树中前三个分支长的所有可能的 8条路径(000000…）、（000011…）、（001110…）、（001101…）、（111011…）、（111000…）、（110101…）和（110110…）进行比较，可知（111001）与接收
本科生毕业论文（设计） 题目：MATLAB实现卷积码编译码 专业代码： 作者姓名： 学号： 单位： 指导教师： 年月日
目录 前言----------------------------------------------------- 1 1. 纠错码基本理论---------------------------------------- 2 1.1纠错码基本理论 ----------------------------------------------- 2 1.1.1纠错码概念 ------------------------------------------------- 2 1.1.2基本原理和性能参数 ----------------------------------------- 2 1.2几种常用的纠错码 --------------------------------------------- 6 2. 卷积码的基本理论-------------------------------------- 8 2.1卷积码介绍 --------------------------------------------------- 8 2.1.1卷积码的差错控制原理----------------------------------- 8 2.2卷积码编码原理 ---------------------------------------------- 10 2.2.1卷积码解析表示法-------------------------------------- 10 2.2.2卷积码图形表示法-------------------------------------- 11 2.3卷积码译码原理---------------------------------------------- 15 2.3.1卷积码三种译码方式------------------------------------ 15 2.3.2V ITERBI译码原理---------------------------------------- 16 3. 卷积码编译码及MATLAB仿真---------------------------- 18 3.1M ATLAB概述-------------------------------------------------- 18 3.1.1M ATLAB的特点------------------------------------------ 19 3.1.2M ATLAB工具箱和内容------------------------------------ 19 3.2卷积码编码及仿真 -------------------------------------------- 20 3.2.1编码程序 ---------------------------------------------- 20 3.3信道传输过程仿真-------------------------------------------- 21 3.4维特比译码程序及仿真 ---------------------------------------- 22 3.4.1维特比译码算法解析------------------------------------ 23 3.4.2V ITERBI译码程序--------------------------------------- 25 3.4.3 VITERBI译码MATLAB仿真----------------------------------- 28 3.4.4信噪比对卷积码译码性能的影响 -------------------------- 28
西南科技大学 方向设计报告 课程名称：通信工程方向设计 设计名称：2/3卷积码编译码器仿真与性能分析 姓名： 学号: 班级： 指导教师： 起止日期：2011.12.12-2012.1.6 西南科技大学信息工程学院制
方向设计任务书 学生班级：学生姓名：学号： 设计名称：2/3卷积码编译码器仿真与性能分析 起止日期：2011.12.12-2012.1.6指导教师： 设计要求： （1）分析2/3卷积码编码器结构； （2）分析2/3卷积码译码的Viterbi算法； （3）基于SIMULINK进行2/3卷积码的纠错性能仿真； 方向设计学生日志 时间设计内容 12.15-12.17 查看题目及设计要求。 12.18-12.23 查阅相关资料，设计方案。 12.23-12.27 编写报告及调试程序。 12.28-12.29 完善修改课程设计报告。 12.30-12.31 答辩。
方向设计考勤表 周星期一星期二星期三星期四星期五 方向设计评语表 指导教师评语： 成绩：指导教师： 年月日
2/3卷积码编译码器仿真与性能分析 摘要： 卷积码是一种性能优越的信道编码。它的编码器和译码器都比较容易实现，同时它具有较强的纠错能力。随着纠错编码理论研究的不断深入，卷积码的实际应用越来越广泛。本文简明地介绍了卷积码的编码原理和Viterbi译码原理。并在SIMULINK模块设计中，完成了对卷积码的编码和译码以及误比特统计整个过程的模块仿真。最后，通过在仿真过程中分别改变卷积码的重要参数来加深理解卷积码的这些参数对卷积码的误码性能的影响。经过仿真和实测，并对测试结果作了分析。 关键词： 卷积码编码器、viterbi译码器、SIMULINK
3/4卷积码编码原理分析与建模仿真 一、摘要 卷积码是一种性能优越的信道编码。它的编码器和译码器都比较容易实现，同时它具有较强的纠错能力。随着纠错编码理论研究的不断深入，卷积码的实际应用越来越广泛。本文简明地介绍了卷积码的编码原理和Viterbi译码原理。并在SIMULINK模块设计中，完成了对卷积码的编码和译码以及误比特统计整个过程的模块仿真。最后，通过在仿真过程中分析了卷积码误比特率与信噪比之间的关系，及卷积码与非卷积码的对比。经过仿真和实测，并对测试结果作了分析。 关键词：卷积码编码建模 SIMULINK仿真
目录 一、摘要 ................................................................................................................................................................. - 1 - 二、设计目的和意义 ............................................................................................................................................. - 2 - 三、设计原理 ......................................................................................................................................................... - 3 - 3.1 卷积码基本概念 ...................................................................................................................................... - 3 - 3.2 卷积码的结构 .......................................................................................................................................... - 3 - 3.3 卷积码的解析表示 .................................................................................................................................. - 4 - 3.4 卷积码的译码 .......................................................................................................................................... - 4 - 3.4.1 卷积码译码的方式........................................................................................................................ - 4 - 3.5.2 卷积码的Viterbi译码 .................................................................................................................. - 5 - 四、详细设计步骤 ................................................................................................................................................. - 6 - 4.1 卷积码的仿真 .......................................................................................................................................... - 6 - 4.1.1 SIMULINK仿真模块的参数设置及意义 ................................................................................. - 6 - 五、设计结果及分析 ........................................................................................................................................... - 11 - 5.1不同信噪比对卷积码的影响.................................................................................................................. - 11 - 5.2卷积码的对比 ........................................................................................................................................ - 12 - 六、总结 ............................................................................................................................................................... - 14 - 七、体会 ............................................................................................................................................................... - 14 - 八、参考文献 ....................................................................................................................................................... - 14 - 二、设计目的和意义 因为信道中信号不可避免会受到干扰而出错。为实现可靠性通信，主要有两种途径:一种
一种卷积码维特比译码算法的软件实现Ξ 张海勇1) 刘文予1) 芦东昕2) 吴 畏2) (华中科技大学电子与信息工程系1) 武汉 430074) (中兴通讯股份有限公司2) 深圳 518057) 摘 要 提出了数字通信系统中一种卷积码译码的软件实现方案,该方案应用软件技术实现了卷积码维特比译码器功能,在程序实现中充分利用了卷积码的特性,运用蝶形运算,周期性的回溯以得到译码输出。在程序设计上采用了一些宏定义等处理方法,可以提升运算速度,是一种软件方法的前向纠错编码技术。 关键词:卷积码 维特比译码算法 蝶形运算 回溯 中图分类号:TP31 A Soft w are Implementation of Viterbi Decoding Algorithm Zhang H aiyong1) Liu Wenyu1) Lu Dongxin2) Wu Wei2) (Dept.of Electronics&Information Engineering1),HUST,Wuhan430074) (ZTE Corporation2),Shenzhen518057) Abstract:A software implementation of a channel coding technology is presented,which realizes the functions of convolution2 al coding and Viterbi decoding.According to convolutional codes feature,this software uses butterfly algorithm which is defined as a macro,periodically traces back to get the decoding output,we also use some other methods in the program,can speed up the al2 gorithm,which belongs to a forward error correction coding technology. K ey w ords:convolutional code,Viterbi decoding algorithm,butterfly algorithm,trace back Class number:TP31 卷积码是由伊莱亚斯(Elias)于1954年首先提出来的。它充分利用了各组之间的相关性,本组的信息元不但决定本组的监督元,而且也参与决定以后若干组的监督元。同时在译码过程中,不但从该时刻所收到的码组中提取译码信息,而且还利用以后若干时刻内所收到的码组来提取有关信息。无论从理论上还是实际上均已证明其性能不差于分组码。在一些采用了前向纠错的系统里,如GS M/CDM A通信系统、卫星与空间通信系统里广泛采用了卷积码[1]。 卷积码译码器的设计是由高性能的复杂译码器开始的,如最初的序列译码,随着译码约束长度的增加,译码错误概率可达到非常小。后来慢慢地向低性能的简单译码器演化,对不太长的约束长度,维特比(V iterbi)算法是非常实用的。维特比算法是一种最大似然的译码方法。当编码约束度不太大(小于等于10)或者误码率要求不太高(约10-5)时[2],它的设备比较简单,用硬件译码计算速度很快。本文将给出一种用软件实现卷积码维特比译码算法的设计方法,针对译码中计算量最多的蝶形运算,采用宏定义的方式,并在计算度量长度时采用双数组计算,能够加快译码计算速度。 1 卷积码编码器的参数分析 卷积码把信源输出的信息序列以每段k0个码元进行分段,通过编码器输出长为n0的一个码段,该段(n0-k0)个校验元不仅与本段信息元有关,还与其前面m段信息元有关。卷积码可以用(n0,k0,K)表示,其中(K=m+1)为约束长度,串联的移位寄存器的数目以m表示,一个信息 Ξ收到本文时间:2004年12月2日
卷积码实验报告 篇一：卷积码实验报告 实验五信道编解码（） 本章目标 掌握数字频带传输系统调制解调的仿真过程掌握数字频带传输系统误码率仿真分析方法 5.1实验目的 1. 使用MATLAB进行卷积码编/译码器的仿真。 2. 熟练掌握MATLAB软件、语句。 3. 了解卷积码编/译码器的原理、知识。 5.2实验要求 1. 编写源程序、准备测试数据。 2. 在 MATLAB环境下完成程序的编辑、编译、运行，获得程序结果。如果结果有误， 应找出原因，并设法更正之。 5.3 实验原理 （一）卷积码编码器 1. 连接表示 卷积码由3个整数n，k，N描述。k/n也表示编码效率（每编码比特所含的信 N称为约束长度，息量）；但n与线性分组码中的含义不同，不再表示分组或码子长度； 表示在编码移位寄存器中k元组的级数。卷积码不同于分组码的一个重要特征就是编码器的记忆性，即卷积码编码过程中产生的n元组，不仅是当前输入k元组的函数，而且
还是前面N?1个输入k元组的函数。实际情况下，n和k经常取较小的值，而通过N的变化来控制编码的能力和复杂性。 下面以图1中的卷积码编码器为例介绍卷积码编码器。该图表示一个约束长度 K?3的（2，1）卷积译码器，模2加法器的数目为n?2，因此，编码效率k/n?1/2。 在每个输入比特时间上，1位信息比特移入寄存器最左端的一级，同时将寄存器中原有比特均右移一级，接着便交替采样两个模2加法器，得到的码元就是与该输入比特相对应的分支字。对每一个输入信号比特都重复上述采样过程。 图1卷积码编码器（编码效率1/2，K?3） 用于描述反馈移位寄存器实现循环码时所使用的生成多项式也可用户描述卷积码编码器的连接。应用n个生成多项式描述编码的移位寄存器与模2加法器的连接方式，n个生成多项式分别对应n个模2加法器，每个生成多项式不超过K?1阶。仍以图 1中的编码器为例，用生成多项式g1(X)代表上方连接，g2(X)代表下方连接，则有： g1(X)?1?X?X2g2(X)?1?X 2 多项式中的最低阶项对应于寄存器的输入级。输出序
(2,1,3)卷积码的编码及译码 摘要： ￥ 本报告对于（2,1,3）卷积码原理部分的论述主要参照啜刚教材和课件，编程仿真部分绝对原创，所有的程序都是在Codeblocks 环境下用C语言编写的，编译运行都正常。完成了卷积码的编码程序，译码程序，因为对于短于3组的卷积码，即2 bit或4 bit纠错是没有意义的，所以对正确的短序列直接译码，对长序列纠错后译码，都能得到正确的译码结果。含仿真结果和程序源代码。 如果您不使用Codeblocks运行程序，则可能不支持中文输出显示，但是所有的数码输出都是正确的。
一、 卷积码编码原理 卷积码编码器对输入的数据流每次1bit 或k bit 进行编码，输出n bit 编码符号。但是输出的分支码字的每个码元不仅于此时可输入的k 个嘻嘻有关，业余前m 个连续式可输入的信息有关，因此编码器应包含m 级寄存器以记录这些信息。 通常卷积码表示为 (n,k,m). 编码率 k r n = ( 当k=1时，卷积码编码器的结构包括一个由m 个串接的寄存器构成的移位寄存器（成为m 级移位寄存器、n 个连接到指定寄存器的模二加法器以及把模二加法器的输出转化为穿行的转换开关。 本报告所讲的（2,1,3）卷积码是最简单的卷积码。就是2n =，1k =，3m =的卷积码。每次输入1 bit 输入信息，经过3级移位寄存器，2个连接到指定寄存器的模二加法器，并把加法器输出转化为串行输出。 编码器如题所示。 二、卷积码编码器程序仿真 C 语言编写的仿真程序。 为了简单起见，这里仅仅提供数组长度30 bit 的仿真程序，当然如果需要可以修改数组大小。为了更精练的实现算法，程序输入模块没有提供非法字符处理过程，如果需要也可以增加相应的功能。 进入程序后，先提示输入数据的长度，请用户输入int （整型数）程序默认用户输入的数据小于30，然后提示输入01数码，读入数码存储与input 数组中，然后运算输出卷积码。经过实验仿真，编码完全正确。 } 以下是举例：