国家集成电路人才培养基地
培训资料(1)
Cadence入门教程
2006-7-19
西安交通大学国家集成电路人才培养基地
目录
一、Cadence概述 (1)
二、运行Cadence (3)
2.1建立个人工作目录 (3)
2.2启动Cadence之前的配置 (3)
2.3拷贝相关的技术文件 (3)
2.4启动Cadence (4)
2.5建立个人工作库 (4)
三、电路图的输入——Composer (7)
3.1新建原理图 (7)
3.2添加器件 (8)
3.3连线 (9)
3.4设置元件参数 (10)
3.5放置端口 (11)
3.6检查并存储 (11)
四、创建Symbol——Composer (13)
4.1打开inverter原理图 (13)
4.2创建Symbol (13)
4.3编辑Symbol并保存 (14)
五、电路仿真——ADE (15)
5.1创建缓冲器原理图和Symbol (15)
5.2创建仿真电路 (16)
5.3打开仿真环境 (17)
5.4设计变量 (18)
5.5仿真设置 (18)
5.6选择输出，并保存当前仿真设置 (20)
5.7进行仿真并查看波形 (20)
5.8仿真结果分析 (21)
六、版图设计——Virtuoso Layout Editing (26)
6.1新建layout (26)
6.2参阅设计规则手册 (27)
6.3设置LSW窗口可见层 (27)
6.3画第一个反相器 (28)
6.3.1画第一个晶体管——NMOS (28)
6.3.2画第二个晶体管——PMOS (31)
6.3.4信号线的连接 (31)
6.3.4连接电源与地 (32)
6.3.5做衬底接触 (33)
6.4画第二个反相器 (34)
6.5画缓冲器版图 (35)
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目录
七、设计规则检查(DRC)——Assura DRC (37)
7.1运行Assura DRC (37)
7.2查找DRC错误并修改 (38)
7.3一些高级DRC功能 (39)
7.3.1屏蔽器件 (39)
7.3.2屏蔽错误 (40)
7.3.3把屏蔽掉的错误作为DRC运行参数 (40)
八、版图和原理图一致性检查—Assura LVS (42)
8.1 LVS前的准备 (42)
8.2 设置并运行Assura LVS (43)
8.3 查找LVS错误并修改 (44)
九、寄生参数提取(PE)——Assura RCX (47)
9.1 运行RCX前的准备 (47)
9.2 设置并运行RCX (47)
9.3 查看RCX结果 (49)
十、后仿真(PS) (51)
10.1 运行Hierarchy (51)
10.2 对不带寄生参数的原理图进行仿真 (53)
10.3 对带寄生参数的原理图进行仿真 (53)
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一、Cadence概述
作为流行的EDA工具之一，Cadence一直以来以其强大的功能受到广大EDA工程师的
一、Cadence概述
第2页，共59页图1.1 Cadence模拟电路设计流程
本文针对以上流程，通过设计一个简单的缓冲器的原理图到最终的版图，对Cadence 的Composer，Analog Design Environment，Virtuoso，Assura等各大功能模块逐一做介绍。
此外再介绍一点关于Cadence平台的知识。Cadence开发了自己的编程语言skill以及相应的编译器，整个Cadence可以理解为一个搭建在skill语言平台上的可执行文件集。初学者对此可以不用理会，当用户深入后，可以用skill语言对Cadence进行扩展。
二、运行Cadence
2.1建立个人工作目录
在登陆工作站后，于桌面空白处右键，tools->Terminal，打开终端。默认是在当前登陆的用户目录下，由于实验室机器是多人使用，为了不致混乱，需要建立自己的工作目录。在终端中输入
mkdir wavehorse 其中wavehorse为自己命名的目录名称，你可以用自己名字的拼音或者其它来作为工作目录名称。然后进入自己的工作目录
cd wavehorse
2.2启动Cadence之前的配置
Cadence初次启动之前需要如下一些配置文件：
.cshrc文件：有关一些Cadence必需的环境变量，如Cadence软件的路径及license。
.cdsenv文件：包含Cadence各种工具的一些初始设置。
cds.lib文件：用户库的管理文件，在第一次运行Cadence时会自动生成。
.cdsinit文件：包含Cadence的一些初始化设置以及快捷键设置。
实际上，机房中我们已将各配置文件写好，只要在终端中执行
cds.setup
Cadence的相关配置文件就已经自动设置完毕。如果用户在启动Cadence后，发现无法使用快捷键，则需要把.cdsinit从Cadence的安装目录中拷贝到自己的工作目录下，在终端中输入：
cp /cad/cds/IC5141/tools/dfII/cdsuser/.cdsinit /home/bma/wavehorse 请将其中的/home/bma/wavehorse换成自己的工作目录路径。
2.3拷贝相关的技术文件
在我们设计电路过程中，需要各种技术文件，这些技术文件一般是由Foundry提供。在本教程中，需要如下文件：
TF文件：TF(Technology File)文件一般由Foundry提供，包括了版图设计中的图层信息、符号化器件的定义以及一些针对Cadence工具的规则定义，还有版图转换成GDSII
时所用到的层号的定义。本教程中需要的tf文件位于
/cad/smic018_tech/Design_Service_Technology/mixed-signal/LayoutTechnolo
gyFile/SmicVTTF_LO_SRAM_MR_MM_HV_LC_018.tf
display.drf文件：控制Cadence的版图显示。本教程中用到的display.drf文件位于/cad/smic018_tech/Design_Service_Technology/mixed-signal/LayoutTechnolo
gyFile/display.drf
请将以上文件拷贝到自己的工作目录下。
二、启动Cadence
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2.4启动Cadence
现在，我们可以启动Cadence 了。在终端中输入命令
icfb& 出现Cadence 初始界面，如图2.1所示。 然后就会打开
Cadence 的主控窗口CIW(Command Interpreter Window)。如图2.2所示：
这就是Cadence 的集成设计环境，Cadence 的大部分工具都可以从这里打开。其中最上方是标题栏，第二行是菜单栏。中间部分是输出区域，许多命令的结果在这里显示。一些出错信息也在这里显示，要学会从输出区域中获取相应的信息。接下来一行是命令输入行。Cadence 的许多操作可以通过鼠标执行，也可以通过输入命令来执行。
此外还有一个What’new 窗口，介绍Cadence 新版本特性，不必理会，双击左上角将其关闭。 2.5建立个人工作库
Cadence 是以库来组织文件的。为了使我们的工作和系统自带库区别，我们需要建立自己的工作库。有两种方法来建立新库，一是通过菜单栏Tools->Library Manager 打开库管理器，另一种是通过File->New->Library 来建立新库。这里我们用第一种方法建立新库。单击菜单栏Tools->Library Manager ，会打开LM(Library Manager)窗口，如图2.3所示。
图2.1 Cadence 初始界面
图2.2 Cadence 主控窗口
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该窗口列出了当前已有的库。点击File->New->Library ，打开New Library 窗口，如图
2.4所示。
在Name 一栏输入要新建的库名，如mylib ，然后单击OK 确定。出现Technology File 设置窗口，如图2.5所示。如果不做版图设计的话，就不需要tf 文件。这里我们选择第一项Compile a new techfile ，单击OK 确定。出现Load Technology File 窗口，如图2.6所示。
这里我们要输入tf 文件所在路径，例如这里我输入的是
图2.6 设置tf 文件路径
图2.4 新建库窗口 图2.5 Technology File 设置窗口
图2.3 LM 窗口
二、启动Cadence
/cad/smic018_tech/Design_Service_Technology/mixed-signal/LayoutTechnologyFile/SmicV TTF_LO_SRAM_MR_MM_HV_LC_018.tf
确定后，就会建立名为mylib的新库，Cadence会在当前的工作目录下自动生成一个新目录mylib以存放和库mylib相关的文件。
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三、电路图的输入——Composer
本章将通过画一个CMOS反相器来简单的介绍电路图设计流程。
3.1新建原理图
类似于新建一个库，有两种方法可以新建原理图，一是通过库管理器，另一种是通过CIW菜单新建。这里我们直接通过CIW来新建原理图。
在CIW窗口中，File->New->CellView，弹出新建对话框，如图3.1所示。
图3.1 新建原理图
于Library Name栏选择自己的工作库，如mylib，在Cell Name栏输入原理图名字，如interver，于Tool栏选择电路编辑工具Composer-Schematic，此时View Name栏自动变为schematic。最后单击OK。这样就会弹出Composer主界面。如图3.2所示。
图3.2 Composer主界面
Composer主界面包括：标题栏，菜单栏，工具栏，状态栏(第二行)，提示区(就是最底下那行)以及最大的那个工作区。标题栏和菜单栏没什么好说的，状态栏会提示当前的命令
三、电路图的输入——Composer
以及所选择的物体个数，提示区会告诉你当前应该做什么事。作为初学者，在设计电路过程中应该要仔细阅读提示区中的信息。此外，
注意：①Composer中的多数命令会一直保持，直到你调用其它命令替代它或者按Esc 取消，尤其是在执行delete命令时，忽视这一点很可能会误删除，一定要多加小心！Composer 的Undo操作默认只能进行一次(可以在CIW窗口的Option->User Preferences中修改，最多可以是10)。所以每完成一个命令，记着按ESC取消当前命令。
②点击工具栏的zoomin和zoomout按钮可以放大缩小电路图。键入快捷键f可以使电路图自动缩放到合适大小。
③编辑电路图过程中注意要及时保存，保存方法是菜单栏->Design->Save，也可以键入快捷键大写的S(Shift+s)来保存。
3.2添加器件
现在，我们要开始画一个标准的CMOS反相器。一个反相器包括PMOS，NMOS，VDD，GND。
添加器件有三种方法，①菜单栏->Add->Instance，②键入快捷键i，③工具栏Instance，弹出的对话框如如图3.3所示。
图3.3 添加器件窗口
点击Browse，弹出库浏览器，如图3.4所示。选中Show Categories可以分类显示器件，方便我们快速找到所要的器件。
图3.4 库浏览器
依次点击analogLib->Actives->pmos4->symbol，再单击close。刚才的添加器件窗口发生第8页，共59页
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变化，如图3.5所示。可以发现Library ，Cell ，View 等都自动填上了相应的信息。同时多出了一些参数列表(拖动滚动条可以看到更多)。点击Hide 隐藏当前窗口，此时鼠标对应有一个PMOS 的symbol ，此时按r 键，可以旋转PMOS 。移动PMOS 到合适的位置点击鼠标左键将其放下。如果要放置更多的PMOS ，继续点击鼠标左键，否则按ESC 取消当前的放置器件命令。
继续放置NMOS 晶体管、电源与地。对应的器件名称为nmos4，vdd ，gnd 。放置完所有器件后的原理图如图3.6所示。注意，vdd 与gnd 仅仅是全局电源与地标识，并不是独立电源器件，vdd 并不能提供电源。仿真时必须有gnd ，否则仿真不收敛。
3.3连线
现在要用导线把器件连起来。画导线的方法有三种，①菜单栏->Add->wire(narrow)，②
图3.6 放置完电源与地 图3.7 连线
图3.5 选择了元件后的添加器件窗口
三、电路图的输入——Composer
第10
页，共59页 键入快捷键w ，③工具栏wire(narrow)。注意区别wire(narrow)与wire(wide)，wire(narrow)表示普通连接导线，而wire(wide)表示总线连接。总线连接的快捷键是大写的W 。
进入连线命令后，于起点单击左键，再于终点单击左键。画完一段导线后，此时并没有退出画线命令，可以继续画连接线，直到画完所所有的连接线后，按ESC 退出画线命令。连好线的电路图如图3.7所示。其中左右两条水平导线是后面连连接端口用的。
还可以对画好的线进行命名，键入快捷键l ，在弹出的对话框中输入线名，比如a ，点击Hide ，然后将字母a 移动到要命名的线附近点击左键放下，如果名字离线较远，则要求再单击所要命名的线。
3.4设置元件参数
现在需要设置元件参数，有三种方法，①菜单栏-> Edit-> Properties-> Objects ，再点击要修改参数的元件，②先选中器件，再键入快捷键q ，③选中器件，再点击工具栏Propertiy 。
参数可以是以下三种形式的各种数学组合表达式，①变量，②常量，③skill 语言函数。变量作参数会在仿真时用到。常量和skill 语言函数作参数，在下面就会用到。
例如，单击PMOS 选中它，这样PMOS 会被一个白色方框包围。然后键入快捷键q ，会弹出属性编辑对话框。这里我们需要填上model name ，以及PMOS 的栅长和栅宽。栅长我们设为常量0.18u(注意u 是小写！)，而栅宽我们设为函数pPar(“wp”)，注意大小写不能错。当然也可以设一个固定的尺寸，但这样就不能利用参数修改晶体管的栅宽了。pPar 函数就是把wp 作为传递参数，在其它电路图中调用这个电路时对wp 赋值，就相当于给这个PMOS 的栅宽赋值，这样做的目的是为了方便层次化设计。在后面仿真时大家会更加明白这一点。Composer 会根据数值大小自动变换单位。如图3.8所示。
模型名我们填p18，这是因为我们这里采用的Spice 模型是由SMIC 提供的，对应PMOS 的模型有p18和p33两种，18代表电源电压为 1.8V 。在后边仿真的时候我们还要再设SpiceModel
文件的具体路径。如果需要查看其它模型名以及具体的模型参数，可以参阅如
图3.8 设置元件参数 图3.9 设置好元件参数的电路图
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下文件，用任一文本编辑器打开即可。 /cad/smic018_tech/Process_technology/Mixed-Signal/SPICE_Model/ms018_v1p6_sp e.mdl
同样的方法继续设置NMOS 参数，只是模型名为n18，栅长为固定值0.18u ，栅宽设为pPar(“wn ”)。设置好参数后的电路图如图3.9所示。
注意：①设置参数时不要自己输入单位，系统会自动加上。比如0.18uM 是错误的写法。如果非要自己写单位，也要和数值之间留一个空格，否则系统会把M 识别为变量。
②器件的参数也可以在放置时就设置好。
3.5放置端口
完成以上工作后，还必须放置I/O 端口以标明电路的输入输出。放置端口有三种方法，①菜单栏->Add->Pin ，②键入快捷键p ，③点击工具栏Pin 。
执行放置端口命令后，会弹出如图3.10所示对话框。于Pin Names 栏输入端口名，比如Vin ，于Direction 栏选择input ，点击Hide ，然后将端口放到反相器的左边输入线上。同样的方法再放置输出端口，端口方向要改为output ，名称为Vout ，将其放在反相器右边的输入线上。最终的完成图如图3.11所示。
3.6检查并存储
设计完成的电路图需要经过检查方能进行仿真。单击菜单栏->Check and Save 或者键入快捷键大写的X ，可以对电路进行检查并存储。
检查后如果有错会在CIW 窗口上显示错误或警告信息。如果没错，则如图3.12所示：
图3.10 放置端口 图3.11 最终的电路图
三、电路图的输入——Composer
图3.12 检查电路后CIW中的提示信息检查无误后可以关闭Composer了。
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四、创建Symbol——Composer
现在我们要对上一章中画的反相器创建Symbol，这样做的目的是为了在更大的电路中用到我们前面所画的反相器时，可以用这个Symbol来代替。
4.1打开inverter原理图
CIW窗口菜单栏->Open，弹出打开对话框，选择自己的库，然后选择器件inverter，再于viewname栏选schematic，点击OK打开上一章画好的反相器原理图。
4.2创建Symbol
Composer窗口菜栏->Design->Create CellView->From Cellview，弹出Cellview from Cellview窗口，如图4.1所示。
图4.1 创建Symbol
其中Library Name、Cell Name等栏已经自动填好，确认To View Name栏是symbol，点击OK。弹出创建Symbol选项窗口，如图4.2所示。
图4.2 创建Symbol选项窗口
这里已经自动识别出电路原理图中的输入输出端口，默认输入在左，输出在右，点击OK。显示出Symbol编辑窗口，如图4.3所示。
四、创建Symbol——Composer
图4.3 Symbol编辑窗口
默认生成的反相器Symbol是一个绿色矩形框，引脚按刚才编辑好的方式左右排列。红色矩形框代表调用这个模块时点选的区域，也就是说鼠标点到此区域范围内才可以选中这个Symbol。图中所有元素均可修改，但我们一般只改绿色矩形框。
4.3编辑Symbol并保存
默认的Symbol是一个比较大的矩形。对于反相器，我们习惯用一个三角形再加小圆圈来表示。
选中绿色矩形框，delete之，然后Add->-Shape>Polygon，在刚才矩形框的位置画一个三角形。鼠标在三个端点点3次即可。注意在三角形右边留出画圆圈的位置。
再Add->Shape->Circle，先于圆心位置单击左键，再移动鼠标，得到合适的圆的半径后左键确认。
再把图中的输入输出端口以及partname和instanceName移动到合适位置。其中，@instance Name代表以后调用此反相器时的编号，@partName代表对应的schematic的名字，一般不用改。最后再把红色框大小修改合适(框住三角形和端口)。
最终的symbol如图4.4所示。
图4.4反相器最终的Symbol
画好的Symbol需要检查保存。Design->check and save，检查结果显示在CIW窗口中。第14页，共59页
五、电路仿真——ADE
现在我们用画好的反相器的symbol组成一个缓冲器(buffer)进行仿真，通过对buffer做瞬态分析、DC分析、AC分析，分别得到该buffer的延迟时间、输入输出特性以及小信号频率响应。
对电路进行仿真需要加激励信号，而加激励信号有两种方法，一种是在原理图中直接加入信号源元件，另一种是在仿真环境窗口(ADE)中对输入端口加激励。这里我们介绍的是第一种方法，第二种方法将在后续实验中介绍。
5.1创建缓冲器原理图和Symbol
缓冲器是由两个反相器组成，利用前边的方法，新建一个cellview，画出缓冲器原理图，如图5.1所示。
图5.1 buffer原理图
其中反相器我们直接调用了上一章中画好的Symbol(注意是在自己的库中)。选中inverter，键入e，再点OK，可以显示和Symbol对应具体的schematic，但是这时只能看，而不能修改。Crtl+e退出该Symbol。
另外我们把缓冲器的输入输出两条线命名为IN和OUT，把第一级反相器的输出线命为V1。这样是为了在仿真时显示得更清楚。给连线命名的方法是：键入快捷键l，弹出连线命名窗口，于name栏输入线名，然后点击Hide，将名字移到要命名的线附近单击放下。
图5.2 连线命名窗口
设置inverter参数。选中inverter，键入q，就会弹出反相器的属性，如图5.3所示。这里我们需要分别设wn和wp的值。回忆3.4中给两个MOS管的栅宽设置传递参数，其实我
五、电路仿真——ADE
第16
页，共59页 们是给反相器的NMOS 和PMOS 的栅宽赋值。将Display 设为both ，可以在原理图上显示出参数值，当然你也可以不让其显示。
回忆第四章内容，我们由缓冲器的原理图再生成Symbol 。缓冲器的Symbol 我们习惯用一个三角形来表示，如图5.4所示。
5.2创建仿真电路
现在新建一个电路图，名为buffer_test ，注意选为自己的库。画出测试电路，如图
5.5所示。
①独立电源vdc
也是在analoglib 库中，将其属性中的DC voltage 设为1.8。
②另一个激励信号是方波源，对应器件名称为vpulse ，也位于analoglib 库中。方波源的属性设置如图5.6所示。方波上升下降时间为0.1n ，周期为10n ，脉冲宽度为4.9n ，voltage1
图5.4 缓冲器Symbol
图5.3 inverter 的参数传递
图5.5 buffer 的仿真电路
CADENCE工具VIRTUSO/DRACULA入门介绍 (2) 1．使用V IRTUSO/D IV A/D RACULA之前的准备 (2) 1.1．找一台装有IC工具的服务器 (2) 1.2．连接到这台计算机上 (2) 2．IC工具的软件环境配置 (3) 2.1．创建IC工具的启动目录，即工作目录。 (3) 2.2．将配置文件拷贝到IC工具的启动目录 (3) 2.3．将工艺文件和显示文件拷贝至工作目录 (3) 2.4．启动IC工具,命令为icfb& (3) 3．IC工具的使用 (4) 3.1．新建一个设计库 (4) 3.2．Compile一个工艺文件 (5) 3.3．创建新设计 (5) 3.4．编辑电路图 (5) 3.5．编辑版图 (6) 3.6．根据习惯改变版图层次的显示特性 (7) 3.7．完成版图编辑之后保存,退出 (8) 4．版图的DRC检查 (8) 4.1．基于Diva的方式(不推荐) (8) 4.2．基于Dracula的方式(推荐) (8) 5．LVS (10) 5.1．准备版图的GDS文件 (10) 5.2．准备电路网表 (10) 5.3．用LOGLVS转换电路网表成LVS要求格式 (11) 5.4．修改lvs的命令文件 (12) 5.5．运行PDRACULA来生成lvs任务的可执行文件 (12) 5.6．在控制台下，运行https://www.doczj.com/doc/775386074.html,文件 (12) 5.7．查看错误 (12) 5.8．修正版图或网表错误 (13) 6．一些小经验 (13) 7．附件清单 (14)
Cadence工具Virtuso/Dracula入门介绍 （以上华0.6um DPDM工艺设计库为例） Cadence 是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。其中IC是针对全定制芯片设计应用的，IC本身仍是一套工具集。本手册主要讨论其中的全定制版图设计工具Virtuso和验证工具Diva/Dracula之使用方法。其中Diva是基于Xwindow 的方式，而Dracula是基于命令行的方式；Virtuso中提供这两者的相关接口。 采用Virtuso/ Diva/Dracula进行芯片的设计和验证大致有如下几步：准备schmematic(电路)、画layout(版图)、作版图设计规则检查（DRC）、做电路与版图的一致性检查(LVS)、导出最终版图的gds文件。 缩写术语： ERC: Electrical Rule Check DRC: Design Rule Check LVS: Layout Versus Schematic LPE: Layout Parameter Extraction PRE: Parasitic Resistor Extraction 1．使用Virtuso/Diva/Dracula之前的准备 1.1．找一台装有IC工具的服务器 Virtuso不能单独安装，所以只有在安装了IC工具的计算机上才能使用。 [例]机房的10台服务器(IP:219.223.169.111到219.223.169.120)都能使用Virtuso/Diva/Dracula. 1.2．连接到这台计算机上 除非是在自己的计算机上安装有IC工具，否则您必须保证能够从您的计算机远程登录到装有IC的服务器上。 [例]以登录服务器IC来说明远程登录方法： a．向管理员申请用户（每个人都已经有了一个用户） b．下载远程登录软件Exceed， 在本地计算机上安装； 安装完毕之后进行远程登录配置： 在开始菜单→程序→Hummingbird.Exceed.v7.1.Multilanguage→Exceed→Client Wizard设定xterm，Host:219.223.169.111，Host type: Linux（下拉菜单选择），其余next即可。c．完成登录。 采用其它方式比如vnc、xWin、SSH Secure Shell Client等远程终端方法登录。 『注意』使用不同的远程登陆软件连接服务器；不同的服务器所需的软件设置均有所不同，配置细节请咨询曾经使用过该登陆软件的师兄师姐或同学。
电路模拟实验专题 实验文档
一、简介 本实验专题基于SPICE（Simulation Program With Integrated Circuit）仿真模拟，讲授电路模拟的方法和spice仿真工具的使用。 SPICE仿真器有很多版本，比如商用的PSPICE、HSPICE、SPECTRE、ELDO，免费版本的WinSPICE，Spice OPUS等等，其中HSPICE和SPECTRE功能更为强大，在集成电路设计中使用得更为广泛。因此本实验专题以HSPICE和SPECTRE作为主要的仿真工具，进行电路模拟方法和技巧的训练。 参加本实验专题的人员应具备集成电路设计基础、器件模型等相关知识。 二、Spice基本知识(2) 无论哪种spice仿真器，使用的spice语法或语句是一致的或相似的，差别只是在于形式上的不同而已，基本的原理和框架是一致的。因此这里简单介绍一下spice的基本框架，详细的spice语法可参照相关的spice教材或相应仿真器的说明文档。 首先看一个简单的例子，采用spice模拟MOS管的输出特性，对一个NMOS管进行输入输出特性直流扫描。V GS从1V变化到3V，步长为0.5V；V DS从0V变化到5V，步长为0.2V；输出以V GS为参量、I D与V DS之间关系波形图。 *Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u VGS 1 0 1.0 VDS 2 0 5 .op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe *model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7 .end 描述的仿真电路如下图，
时序计算和Cadence仿真结果的运用 中兴通讯康讯研究所EDA设计部余昌盛刘忠亮 摘要：本文通过对源同步时序公式的推导，结合对SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明。 关键词：时序仿真源同步时序电路时序公式 一．前言 通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系，在Cadence仿真中，我们也获得了一系列的仿真结果，怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二．时序关系的计算 电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系（Tco——时钟到数据输出有效时间）和信号与时钟在PCB上的传输时间（Tflytime）同时考虑信号驱动的负载效应、时钟的抖动（Tjitter）、共同时钟的相位偏移（Tskew）等，从而在接收端满足接收器件的建立时间（Tsetup）和保持时间（Thold）要求。通过这些参数，我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同，通常分为源同步时序电路（Source-synchronous timing）和共同时钟同步电路（common-clock timing）。这两者在时序分析方法上是类似的，下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线Data是双向的。 图1
图2是信号由CPU 向SDRAM 驱动时的时序图，也就是数据与时钟的传输方向相同时 的情况。 Tsetup ’ Thold ’ CPU CLK OUT SDRAM CLK IN CPU Signals OUT SDRAM Signals IN Tco_min Tco_max T ft_clk T ft_data T cycle SDRAM ’S inputs Setup time SDRAM ’S inputs Hold time 图2 图中参数解释如下： ■ Tft_clk ：时钟信号在PCB 板上的传输时间； ■ Tft_data ：数据信号在PCB 板上的传输时间； ■ Tcycle ：时钟周期 ■ Tsetup’：数据到达接收缓冲器端口时实际的建立时间； ■ Thold’：数据到达接收缓冲器端口时实际的保持时间； ■ Tco_max/Tco_min ：时钟到数据的输出有效时间。 由图2的时序图，我们可以推导出，为了满足接收芯片的Tsetup 和Thold 时序要求，即 Tsetup’>Tsetup 和Thold’>Thold ，所以Tft_clk 和Tft_data 应满足如下等式： Tft_data_min > Thold – Tco_min + Tft_clk （公式1） Tft_data_max < Tcycle - Tsetup – Tco_max + Tft_clk (公式2) 当信号与时钟传输方向相反时，也就是图1中数据由SDRAM 向CPU 芯片驱动时，可 以推导出类似的公式： Tft_data_min > Thold – Tco_min - Tft_clk （公式3） Tft_data_max < Tcycle - Tsetup – Tco_max - Tft_clk （公式4） 如果我们把时钟的传输延时Tft_clk 看成是一个带符号的数，当时钟的驱动方向与数据 驱动方向相同时，定义Tft_clk 为正数，当时钟驱动方向与数据驱动方向相反时，定义Tft_clk 为负数，则公式3和公式4可以统一到公式1和公式2中。 三．Cadence 的时序仿真 在上面推导出了时序的计算公式，在公式中用到了器件手册中的Tco 参数，器件手册中 Tco 参数的获得，实际上是在某一种测试条件下的测量值，而在实际使用上，驱动器的实际 负载并不是手册上给出的负载条件，因此，我们有必要使用一种工具仿真在实际负载条件下 的信号延时。Cadence 提供了这种工具，它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值。 我们先来回顾一下CADENCE 的仿真报告形式。仿真报告中涉及到三个参数：FTSmode 、
标签：cadence工具介绍 cadence工具介绍 主要是cadence的常用工具： （一）System & Logic Design & Verification 1、SPW：系统仿真工具，与matlab相似，但是比其专业，用于系统建模，常用于通信系统2、Incisive： 就是大家最常用的nc_verilog, nc_sim, nc_lauch，以及ABV,TBV的集合，仿真和验证功能很强大 （二）Synthesis & Place & Route 1、BuildGates：与DC同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用2、RTL Complil er：继BuildGates之后的一个综合工具，号称时序，面积和功耗都优于DC，但是仍然无法取代人们耳熟能详的DC 3、Silicon Ensemble & PKS: 硅谷早期做物理设计的工程师，几乎都用它。是第一个布局布线工具4、First Encount er & SoC Encounter: 继SE以后的很好的P&R工具，但是盗版太少，所以也只有大公司能用且都用，但是目前astro在国内有赶超之意5、Cetlic ：噪声分析工具，权威6、Fire&Ice: 分布参数提取工具，国内很多人用synopsys的StarRC 7、VoltageStrom：静态功耗和动态功耗分析的很不错的工具，与s 的Power Complier相同。8、SingnalStrom：时序分析工具，唯一一个能建库的工具9、nanoroute : 很强大的布线器喔，但是不是一般人能用的到的。我也是在cadence实习的时候爽过的，比astro快十倍不止。 （三）custom IC Design 1、Virtoso：版图编辑工具，没有人不知道吧，太常用了，现在还有一个公司的laker 2、diva, dracula, assura: 物理验证工具，用的比较普遍，但是calibre是标准，很多公司都是用其中的一个和calibre同时验证，我好可怜，现在只能用herculus （四）数模混合信号设计这部分太多了，但是一个ADE的环境基本上都能包括，不细说了，打字都打累了（五）PCB A llego最为典型了，很多大公司都用的。 系统分类: 软件开发 | 用户分类: IC设计 | 来源: 原创 | 【推荐给朋 友】 | 【添加到收藏夹】 Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统。 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括： A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。
Cadence ORCAD CAPTURE元件库介绍 - Cadence OrCAD Capture 具有快捷、通用的设计输入能力，使Cadence O rCAD Capture 线路图输入系统成为全球最广受欢迎的设计输入工具。它针对设计一个新的模拟电路、修改现有的一个PCB 的线路图、或者绘制一个HDL 模块的方框图，都提供了所需要的全部功能，并能迅速地验证您的设计。OrC AD Capture 作为设计输入工具，运行在PC 平台，用于FPGA 、PCB 和C adence? OrCAD? PSpice?设计应用中，它是业界第一个真正基于Windows 环境的线路图输入程序，易于使用的功能及特点已使其成为线路图输入的工业标准。 本文介绍在Cadence OrCAD Capture 设计的时候,在不同的元件库中,包含的元件资料,都是介绍Cadence OrCAD Capture 本身自带的元件库,所以大家在自己的软件中,都可以看到,方便的选择自己的元件了 AMPLIFIER.OLB 共182个零件，存放模拟放大器IC，如CA3280，TL027C，EL4093等。 ARITHMETIC.OLB 共182个零件，存放逻辑运算IC，如TC4032B，74LS85等。 ATOD.OLB 共618个零件，存放A/D转换IC，如ADC0804，TC7109等。 BUS DRIVERTRANSCEIVER.OLB 共632个零件，存放汇流排驱动IC，如74LS244，74LS373等数字IC。 CAPSYM.OLB 共35个零件，存放电源，地，输入输出口，标题栏等。 CONNECTOR.OLB 共816个零件，存放连接器，如4 HEADER，CON AT62，RCA JACK等。 COUNTER.OLB 共182个零件，存放计数器IC，如74LS90，CD4040B。 DISCRETE.OLB 共872个零件，存放分立式元件，如电阻，电容，电感，开关，变压器等常用零件。 DRAM.OLB 共623个零件，存放动态存储器，如TMS44C256，MN41100-10等。
教程实例： DSP最小系统 教程内容： 1、利用Capture CIS[原理图设计]进行原理图设计 2、利用Cadence PCB Editor[PCB编辑器]布局布线 3、光绘文件（Artwork）制作，生成Gerber 文件 1mil=0.0254mm
一原理图 放大I 缩小O 图纸右下角标注：Design Template[设计模板] 1、创建新工程文件库文件 2、参考datasheet在库文件中添加新元件： Place pin（画管脚编辑属性，power型visible）、Place pin array（管脚阵列）全部元件在Spreadsheet表中编辑（全选右键单击edit properties）可以在新建元件时选New Part Creation Spreadsheet 通过表格创建多引脚元件 常用选项：Option-part properties / package properties[属性] 画不规则元件：Preference[优先权]中取消Pointer snap to Grid[指针对齐网格]，随意划线，画完再改回去
3、分裂原件：homogeneous（完全相同）、heterogeneous（多个功能模块不同）以NE5532 为例 Tools-Annotate：给元件编号原理图中多个heterogeneous分裂原件的分组问题：库文件中选中分裂原件，在part properties 中新建new property（name如package不可为group，value为组号123等），分裂原件的多个部分都要执行上一操作；打开原理图，双击分裂原件在property editor 中将package属性设置为相同则为同一组分裂原件；要给之编号还需在annotate[注释]菜单physical packaging栏中将最后一项改为上文中name名 大型元件的分割：参考《cadence电路设计案例精析》P18 4、在工程中添加元件库（自建库、系统库）电容电阻电感变压在discrete库中不知道元件在哪个库可以搜索 “放置元件”的意思是：place part 5、元件的连接：直接连、用网络别名
第一章在Allegro 中准备好进行SI 仿真的PCB 板图 1)在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2)从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径(图1.1)。 图1.1 在PowerPCB 中输出通用ASC 格式文件
图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。 3)在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口(图1.3)，在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录
Cadence元件库介绍 AMPLIFIER.OLB共182个零件，存放模拟放大器IC，如CA3280，TL027C，EL4093等。ARITHMETIC.OLB共182个零件，存放逻辑运算IC，如TC4032B，74LS85等。 ATOD.OLB共618个零件，存放A/D转换IC，如ADC0804，TC7109等。 BUS DRIVERTRANSCEIVER.OLB共632个零件，存放汇流排驱动IC，如74LS244，74LS373等数字IC。CAPSYM.OLB共35个零件，存放电源，地，输入输出口，标题栏等。 CONNECTOR.OLB共816个零件，存放连接器，如4HEADER，CON AT62，RCA JACK等。COUNTER.OLB共182个零件，存放计数器IC，如74LS90，CD4040B。 DISCRETE.OLB共872个零件，存放分立式元件，如电阻，电容，电感，开关，变压器等常用零件。DRAM.OLB共623个零件，存放动态存储器，如TMS44C256，MN41100-10等。 ELECTRO MECHANICAL.OLB共6个零件，存放马达，断路器等电机类元件。 FIFO.OLB共177个零件，存放先进先出资料暂存器，如40105，SN74LS232。 FILTRE.OLB共80个零件，存放滤波器类元件，如MAX270，LTC1065等。 FPGA.OLB存放可编程逻辑器件，如XC6216/LCC。 GATE.OLB共691个零件，存放逻辑门（含CMOS和TLL）。 LATCH.OLB共305个零件，存放锁存器，如4013，74LS73，74LS76等。 LINE DRIVER RECEIVER.OLB共380个零件，存放线控驱动与接收器。如SN75125，DS275等。MECHANICAL.OLB共110个零件，存放机构图件，如M HOLE2，PGASOC-15-F等。MICROCONTROLLER.OLB共523个零件，存放单晶片微处理器，如68HC11，AT89C51等。MICRO PROCESSOR.OLB共288个零件，存放微处理器，如80386，Z80180等。 MISC.OLB共1567个零件，存放杂项图件，如电表（METER MA），微处理器周边（Z80-DMA）等未分类的零件。 MISC2.OLB共772个零件，存放杂项图件，如TP3071，ZSD100等未分类零件。 MISCLINEAR.OLB共365个零件，存放线性杂项图件（未分类），如14573，4127，VFC32等。MISCMEMORY.OLB共278个零件，存放记忆体杂项图件（未分类），如28F020，X76F041等。MISCPOWER.OLB共222个零件，存放高功率杂项图件（未分类），如REF-01，PWR505，TPS67341等。MUXDECODER.OLB共449个零件，存放解码器，如4511，4555，74AC157等。 OPAMP.OLB共610个零件，存放运放，如101，1458，UA741等。 PASSIVEFILTER.OLB共14个零件，存放被动式滤波器，如DIGNSFILTER，RS1517T，LINE FILTER等。PLD.OLB共355个零件，存放可编程逻辑器件，如22V10，10H8等。 PROM.OLB共811个零件，存放只读记忆体运算放大器，如18SA46，XL93C46等。REGULATOR.OLB共549个零件，存放稳压IC，如78xxx，79xxx等。 SHIFTREGISTER.OLB共610个零件，存放移位寄存器，如4006，SNLS91等。 SRAM.OLB共691个零件，存放静态存储器，如MCM6164，P4C116等。 TRANSISTOR.OLB共210个零件，存放晶体管（含FET，UJT，PUT等），如2N2222A，2N2905等。
Cadence allegro菜单解释——file 已有 320 次阅读2009-8-16 19:17|个人分类:|关键词:Cadence allegro file 菜单解释 每一款软件几乎都有File菜单，接下来详细解释一下allegro与其他软件不同的菜单。 new 新建PCB文件，点new菜单进入对话框后，drawing type里面包含有9个选项，一般我们如果设计PCB就选择默认第一个board即可。 如果我们要建封装库选package symbol即可，其他7个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。 open 打开你所要设计的 PCB文件，或者封装库文件。 recent designs 打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。 save 保存 save as 另存为，重命名。 import import 菜单包含许多项，下面详细解释一下我们经常用到的命令。 logic 导入网表，详细介绍在allegro基础教程连载已经有介绍，在此不再详细介绍。 artwork 导入从其他PCB文件导出的.art的文件。一般很少用词命令。 命令IPF和stream 很少用，略。 DXF 导入结构要素图或者其他DXF的文件。 导入方法如下： 点import/DXF后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径，DXF units 选择MM，然后勾选use default text table和incremental addition，其他默认即可。再点edit/view layers弹出对话框，勾选select all，DXF layer filter 选择all，即为导入所有层的信息，然后在下面的class里选择board geometry，subclass选择assembly_notes，因为一般导入结构要素图都是导入这一层，然后点ok，进入了点import/DXF后弹出的对话框，然后点import即可将结构要素图导入。 IDF IFF Router PCAD 这四个命令也很少用，略。 PADS 一般建库的时候导入焊盘。 sub-drawing 命令功能非常强大，也是我们在PCB设计中经常用的命令，如果能够非常合理的应用sub-drawing命令会提高我们设计PCB的效率。
1．Allegro PCB Design CIS Allegro PCB Design CIS Allegro Designer Entry CIS集成强大的原理图设计功能，其特点主要是具有快捷的元件信息管理系统（CIS），并具有通用PCB设计入口。扩展的CIS功能可以方便地访问本地元件优选数据库和元件信息。通过减少重新搜索元件信息或重复建库,手动输入元件信息，维护元件数据的时间，从而可以提高生产率。无论是设计全新的模拟，数字，或混合信号电路，还是修改现有电路板的电路原理图，或进行层次结构电路图设计，Allegro Designer Entry CIS 提供电路设计从构思到生产所需的一切。 Allegro Designer Entry CIS是全球应用最多且经过生产验证的原理图输入工具和强大的元件信息管理系统。 优点 1、提供快捷，直观的，具备完备功能的原理图编辑工具 2、通过层次式和变体（基于同一原理图，不同机型导出）设计提高复杂原理图的设计效率 3、具备强大功能的CIS，帮助加速设计进程，降低项目成本 4、原理图提供的自动缩放/搜索/导航功能，结合Allegro PCB Editor之间的交互探测和交互摆放，和集成的 AMS-Simulatuor帮助提供设计的可生产性 5、减少重复搜寻元件信息的时间，接收来自MRP，ERP和PLM的数据和支持关系型数据库使智能选择元件成为可能 6、通过直接访问ActiveParts和ActiveParts门户网站，提供给选择原理图设计所需要的元件和直接获取器件供应商元件数据更大的便利，ActiveParts提供了超过200万份的元器件数据 7、通过FPGA输出/输入双向数据流程自动整合可编程门阵列(FPGA)和可编程逻辑器件(PLD)，从而缩短设计时间 功能特色 全功能原理图编辑器 Allegro Designer Entry CIS，带有拼接式和层次式的原理图页面编辑器，它具有快捷、直观的原理图编辑的特点。原理图页面编辑器整合了标准的Windows用户界面，这些功能和特性是为工程师完成设计任务和发布设计设计数据而特别定制的。 1、在一个会话窗中可以查看和编辑多个项目 2、通过互联网访问最新元器件 3、对“What-if”场景使用状态标签 4、在设计中引入了高效率的电子表格式的属性编辑或者是在原理图编辑器中编辑属性和打印定义好的属性
Cadence软件介绍 Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括： A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。 B、Check Plus HDL原理图设计规则检查工具。（NT & Unix） D、Allegro Expert专家级PCB版图编辑工具（NT & Unix) E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具 F、SigNoise信噪分析工具 G、EMControl 电磁兼容性检查工具 H、Synplify FPGA / CPLD综合工具 I、HDL Analyst HDL分析器 J、Advanced Package Designer先进的MCM封装设计工具 2、Alta系统级无线设计 这部分包括： A、SPW (Cierto Signal Processing Work System)信号处理系统。 可以说，spw包括了matlab的很多功能，连demo都有点象。它是面向
电子系统的模块化设计、仿真和实现的环境。它的通常的应用领域包括无线和有线载波通信、多媒体和网络设备。在进行算法设计、滤波器设计、c Code生成、软/硬件结构联合设计和硬件综合的理想环境。 它里面非常有意思的就是信号计算器。 B、HDS (Hardware Design System)硬件系统设计系统 它现在是SPW的集成组件之一。包括仿真、库和分析扩展部分。可以进行spw的定点分析行为级和rtl级的代码生成。 C、Mutimedia多媒体（Multimedia Design Kit) 它可以进行多媒体应用的设计，包括电视会议系统、数字电视等等以及任何种类的图象处理系统的设计。 D、无线技术Wireless（IS-136 Verification Environment) 无线电技术标准系统级验证工具，可以在系统级的抽象层上生成、开发和改进遵守IS-54/136 标准的信号处理算法。在完成硬件结构设计后，就可以使用hds直接生成可综合的hdl描述和相应的标准检测程序（testbench）。 E、IS-95无线标准系统级验证 同上。 F、BONeS网络协议分析和验证的设计工具。 它是一套软件系统，专门用来做多媒体网络结构和协议的设计的。可以用来快速的生成和分析结构单元之间的信息流的抽象模型，并建立一个完整的无线网络的运作模型。例如，用户可以改进atm转换器的算法，并建立其基于微处理器包括高速缓存和内存和总线、通信处理方法的应用模型。 G、VCC 虚拟协同设计工具包 它是用来进行基于可重用的ip核的系统级设计环境。 3、逻辑设计与验证（LDV） LDV包括的模块有：
Cadence使用初步简介 目录 Cadence使用初步简介 (1) 一、Cadence平台的启动： (1) 二、设计项目的建立 (4) 三、原理图设计 (10) 四、电路模拟仿真 (17) 五、版图初步 (29) 六、软件的退出 (37) 在早期的ASIC 设计中电路图起着更为重要的作用作为流行的CAD软件Cadence 提供了一个优秀的电路图编辑工具Composer。 Composer不但界面友好操作方便而且功能非常强大电路图设计好后其功能是否正确性能是否优越必须通过电路模拟才能进行验证Cadence 同样提供了一个优秀的电路模拟软件Analog Artist由于Analog Artist 通过Cadence 与Hspice 的接口调用Hspice 对电路进行模拟。但是我们的虚拟机中并没有安装Hspice软件，所以我们使用Cadence自带的仿真软件进行仿真。本章将介绍电路图设计工具Composer 和电路模拟软件Analog Artist 的设置启动界面及使用方法简单的示例以及相关的辅助文件以便大家能对这两种工具有一个初步的理解。 一、Cadence平台的启动： ①右击桌面，在弹出菜单中单击open Terminal
②在弹出的终端中输入icfb&然后按回车启动Cadence ③Cadence启动过程
④Cadence启动完成后，关闭提示信息
二、设计项目的建立 ①点击Tools—Library Manager…启动设计库管理软件 ②启动设计库管理软件
③点击File—New--Library新建设计库文件 ④在弹出的菜单项中输入你的设计的库的名称，比如MyDesign，点击OK
本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。
现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：
在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：
Cadence skill语言简介 Cadence提供二次开发的SKILL语言，它是一种基于通用人工智能语言—Lisp 的交互式高级编程语言(LISP即List Processing－表处理，是最早和最重要的符号处理编程语言之一，它于1958年由美国的J. McCarthy提出，LISP在人工智能AI方面获得广泛应用)。 SKILL语言支持一套类似C语言的语法，大大降低了初学者学习的难度，同时高水平的编程者可以选择使用类似Lisp语言的全部功能。所以SKILL语言既可以用作最简单的工具语言，也可以作为开发任何应用的、强大的编程语言。SKILL可以与底层系统交互，也提供了访问Cadence各个工具的丰富接口。用户可以通过Skill语言来访问，并且可以开发自己的基于Cadence平台的工具。 1. Skill语言和Lisp语言的关系 Skill函数提供两种表示法，一种是代数表示法，现在大多数语言采取这种方式，即func( arg1 arg2 ...)，另一种是前缀表示法，类似于Lisp语言，即(func arg1 arg2 ...)。这里举个例子作为对比： 1．代数表示法 procedure( fibonacci(n) if( (n == 1 || n == 2) then 1 else fibonacci(n-1) + fibonacci(n-2) ) ) 2．前缀表示法 (defun fibonacci (n) (cond ((or (equal n 1) (equal n 2)) 1) (t (plus (fibonacci (difference n 1)) (fibonacci (difference n 2)))) ) ) 这里可以看到类似Lisp语言的表示法后面有很多右括号，而且函数和参数容易混淆，所以一般推荐还是用常用的类C语言代数表示法 Skill程序就像一个list表，类似Lisp语言，程序的操作就像操作数据(list)一样，可以生成，修改，求值等 2. 关于Skill函数 SKILL语言支持一套类似C语言的语法，初学者有了一定的C语言基础，入门是很容易的。Cadence的工具可以通过CIW，Bindkey，Form，Menu等多种方式调用skill函数，送到skill语言的解释器来执行各种操作。
Cadence软件介绍 Cadence 就是一个大型的EDA 软件,它几乎可以完成电子设计的方方面面,包括ASIC 设计、FPGA 设计与PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统 包括原理图输入、生成、模拟数字/混合电路仿真,fpga设计,pcb编辑与自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括: A、Concept HDL原理图设计输入工具, 有for NT与for Unix的产品。 B、Check Plus HDL原理图设计规则检查工具。(NT & Unix) D、Allegro Expert专家级PCB版图编辑工具(NT & Unix) E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具 F、SigNoise信噪分析工具 G、EMControl 电磁兼容性检查工具 H、Synplify FPGA / CPLD综合工具 I、HDL Analyst HDL分析器 J、Advanced Package Designer先进的MCM封装设计工具 2、Alta系统级无线设计 这部分包括: A、SPW (Cierto Signal Processing Work System)信号处理系统。 可以说,spw包括了matlab的很多功能,连demo都有点象。它就是面向
电子系统的模块化设计、仿真与实现的环境。它的通常的应用领域包括无线与有线载波通信、多媒体与网络设备。在进行算法设计、滤波器设计、c Code生成、软/硬件结构联合设计与硬件综合的理想环境。 它里面非常有意思的就就是信号计算器。 B、HDS (Hardware Design System)硬件系统设计系统 它现在就是SPW的集成组件之一。包括仿真、库与分析扩展部分。可以进行spw的定点分析行为级与rtl级的代码生成。 C、Mutimedia多媒体 (Multimedia Design Kit) 它可以进行多媒体应用的设计,包括电视会议系统、数字电视等等以及任何种类的图象处理系统的设计。 D、无线技术Wireless(IS-136 Verification Environment) 无线电技术标准系统级验证工具,可以在系统级的抽象层上生成、开发与改进遵守IS-54/136 标准的信号处理算法。在完成硬件结构设计后,就可以使用hds直接生成可综合的hdl描述与相应的标准检测程序(testbench)。 E、IS-95无线标准系统级验证 同上。 F、BONeS网络协议分析与验证的设计工具。 它就是一套软件系统,专门用来做多媒体网络结构与协议的设计的。可以用来快速的生成与分析结构单元之间的信息流的抽象模型,并建立一个完整的无线网络的运作模型。例如,用户可以改进atm转换器的算法,并建立其基于微处理器包括高速缓存与内存与总线、通信处理方法的应用模型。 G、VCC 虚拟协同设计工具包 它就是用来进行基于可重用的ip核的系统级设计环境。 3、逻辑设计与验证(LDV) LDV包括的模块有:
CADENCE PCB板级电路系统设计 简介 Cadence软件系统对PCB板级的电路系统设计流程，包括了原理图输入、数字、模拟及混合电路仿真；FPGA可编程逻辑器件设计；自动布局、布线；印刷电路板图及生产制造数据输出；MCM电路版图设计；以及针对高速PCB板MCM电路的信号完整性分析等，从前到后提供了完整的输入、分析、版图编辑和制造的全线EDA辅助设计工具。 整个系统主要分十四个功能模块： 1．Concept HDL—混合及输入工具； 2．Check Plus—规则检查工具； 3．Allero Expert—PCB设计专家系统； 4．Allero Designer—PCB设计系统； 5．PCB Design Studio—PCB设计工具； 6．FPGA Studio/Expert—FPGA设计系统； 7．Specctra Expert—自动布线专家系统； 8．Allero Viewer—Allero 浏览器； 9．SpecctraQuest SI Expert—高速电路板系统设计和分析； 10．SpecctraQuest Signal Explorer—布线前，布线后的信号完整性分析； 11．EMControl—电磁兼容设计工具； 12．Advanced Package Designer—高密度IC封装设计； 13．Advanced Package Engineer--高密度IC封装设计和分析； 14．Analog Workbench—模拟混合信号仿真系统。 上述功能模块主要完成以下一些特有功能： 1．针对数字电路的逻辑分析，Cadence采用业界喻为“黄金仿真器”的Verilog-XL以及NC Simulator为核心，配以Sim Vision 所提供的直观、易用的仿真环境，构成了顺畅的 数字电路分析流程。 2．针对模拟电路的功能验证，Cadence采用非常符合工程技术人员使用的工具界面，配合高精度、强收敛的模拟仿真器所提供的直流、交流、瞬态功率分析、灵敏度分析及参数 优化等功能，可以辅助用户完美地实现模拟电路以及数、模混合电路的分析。 3．针对“设计即正确”的思想，Cadence在印制电路板布局、布线设计领域，在传统的物理约束的基础上扩充了电气约束能力，可以解决高速PCB电路设计中遇到的信噪、热、电磁兼容等问题，配以智能化的无网格布局、布线工具Specctra,可以保证设计一次成功。 4．针对高速高密度PCB系统设计，Cadence突破了传统的先设计、再分析的方法，提供了设计与分析紧密结合的全新设计方法和强有力的设计工具SpecctraQuest。 在板极电路系统设计流程中，Cadence最为显著的特点之一是率先实现了NT平台与工作站环境统一的设计环境，将EDA软件推上NT平台及UNIX工作站全网络浮动的时代。 以下是各个功能模块概述。