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eda技术与vhdl设计答案eda技术与vhdl设计答案【篇一：eda技术与vhdl复习练习题】/p> 一、填空题1、pld的中文含义是：________。
2、asic的中文含义是：________。
3、“与－或”结构的可编程逻辑器件主要由四部分构成：________、________、____________和____________。
4、可编程逻辑器件结构图中一般用“x”表示此编程单元为________。
6、可编程逻辑器件结构图中无任何标记表示此编程单元为________。
7、可编程逻辑器件按规模的大小一般分为________和_________。
8、低密度可编程逻辑器件的主要有________和_________。
9、gal器件________取代全部pal器件。
10、pal器件只能________次编程。
11、gal器件能________次编程。
12、gal器件________取代ttl器件。
13、gal器件采用________擦除。
14、pal和gal器件________在系统编程。
15、pal和gal器件需要使用________编程。
二、选择题1、可编程逻辑器件pld的基本结构形式是_______:a：与——与b：与——或c：或——与d：或——或2、可以多次编程的器件是_______:a：prom b：plac：pal d：gal3、pld器件未编程时_______:a：有逻辑功能 b：没有逻辑功能c：pal器件有逻辑功能d：gal 器件有逻辑功能 4、gal器件可以用擦除:a：普通光 b：紫外线c：红外线 d：电5、gal16v8器件的输出引脚最多有______:a：16b：4 c：8 d：206、pal16v8器件的输入引脚最多有_______:a：16 b：4 c：8 d：207、gal16v8不能取代_________:a：pal16v b：74ls138c：74ls373 d：isplsi1032e-70plcc848、gal16v8的_______不可编程:a：与阵列b：或阵列c：输出逻辑宏单元olmc d：a、b都三、判断题1、gal器件的输出逻辑宏单元olmc不能实现pal器件的所有输出形式。
eda技术及应用第三版课后答案谭会生【篇一：《eda技术》课程大纲】>一、课程概述1.课程描述《eda技术》是通信工程专业的一门重要的集中实践课，是通信工程专业学生所必须具备的现代电子设计技术技能知识。
eda是电子技术的发展方向，也是电子技术教学中必不可少的内容。
本课程主要介绍可编程逻辑器件在电子电路设计及实现上的应用，介绍电路原理图和pcb图的设计技术。
开设该课程，就是要让学生了解大规模专用集成电路fpga和cpld的结构，熟悉一种以上的硬件描述语言，掌握一种以上的开发工具的使用等，掌握电路原理图和pcb图的现代设计技术与方法，从而提高学生应用计算机对电子电路和高速智能化系统进行分析与设计的能力。
2.设计思路本课程坚持“以学生为中心”的原则，以项目任务驱动的方式，采取理论知识与案例相结合的方式授课，提高学生的学习主动性。
通过必要的理论知识讲授、大量的实践训练和案例分析，培养学生的动手设计和实践能力，掌握eda开发的整个流程和基本技巧。
课程采用演示讲授和实践相结合，边讲边练的方法，让学生切身体会并掌握eda开发产品的流程和方法。
本课程集中2周时间开设，注重实践性，边讲边练，让学生切身体会并掌握eda开发技术。
3.实践要求（1）纪律和安全要求①不得将食物带入实验室，每次实训后请将使用后的废弃物带走。
违反者每次扣罚平时分2分。
②实训期间不得做与实训无关的其他事情，不得大声喧哗或做其他影响实训正常进行的事宜。
违反者每次扣罚平时分2分。
③实训期间，若学生有事不能正常参加实训，须提前以书面形式请假，并按指导教师的安排补做实训。
未经指导教师许可，学生不得任意调换实训时间和实训地点。
违反者每次扣罚平时分4分。
④学生不得以任何理由替代他人进行实训，违者直接取消实训成绩。
⑤学生除操作自己所分配的计算机外，不得操作实验室内其他任何设备。
违者每次扣罚平时分2分。
（2）业务要求实训所使用的软件protel和quartus ii，所有数据均通过服务器中转以及储存在服务器上，所以重启自己所用的电脑不会造成数据丢失。
第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY12 ISPORT ( CLK ,DA TAIN,RESET : IN STD_LOGIC;Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0));END MEALY12;ARCHITECTURE behav OF MEALY12 ISTYPE states IS (st0, st1, st2, st3,st4);SIGNAL STX : states ;BEGINCOMREG : PROCESS(CLK,RESET) BEGIN--决定转换状态的进程IF RESET ='1' THEN STX <= ST0;ELSIF CLK'EVENT AND CLK = '1' THEN CASE STX ISWHEN st0 => IF DA TAIN = '1' THEN STX <= st1;Q <= "10000" ;else Q<="01010" ;END IF;WHEN st1 => IF DA TAIN = '0' THEN STX <= st2;Q <= "10111" ;else Q<="10100" ; END IF;WHEN st2 => IF DA TAIN = '1' THEN STX <= st3; Q <= "10101" ;else Q<="10011" ;END IF;WHEN st3=> IF DA TAIN = '0' THEN STX <= st4; Q <= "11011" ;else Q<="01001" ;END IF;WHEN st4=> IF DA TAIN = '1' THEN STX <= st0; Q <= "11101" ;else Q<="01101" ;END IF;WHEN OTHERS => STX <= st0; Q<="00000" ;END CASE ;END IF;END PROCESS COMREG ;END behav;（例5-5，双进程时序图）（单进程时序图）要求一：表达的是moore型状态机，特点是输出仅为当前状态的函数。
vhdl课后习题答案VHDL课后习题答案在学习VHDL（VHSIC Hardware Description Language）这门课程时，课后习题是巩固知识、提高能力的重要方式。
通过认真完成课后习题并查看答案，我们可以更好地理解和掌握VHDL的相关知识，提高自己的编程能力。
下面我们将通过几个典型的VHDL课后习题答案来展示VHDL的魅力和应用。
1. 课后习题一题目：使用VHDL编写一个简单的门电路，包括AND门、OR门和NOT门，并进行仿真验证。
答案：首先，我们定义AND门、OR门和NOT门的输入输出信号。
然后，使用VHDL语言编写各个门电路的逻辑实现，并进行仿真验证。
最后，我们可以观察仿真波形图，验证门电路的功能是否符合预期。
2. 课后习题二题目：使用VHDL编写一个4位全加器，并进行综合、布线和时序分析。
答案：首先，我们定义全加器的输入输出信号。
然后，使用VHDL语言编写4位全加器的逻辑实现，并进行综合、布线和时序分析。
最后，我们可以观察综合和布线报告，分析全加器的资源利用情况和时序性能。
3. 课后习题三题目：使用VHDL编写一个有限状态机（FSM），实现一个简单的计数器，并进行状态转移图和状态转移表的分析。
答案：首先，我们定义有限状态机的状态和状态转移条件。
然后，使用VHDL 语言编写有限状态机的逻辑实现，并进行状态转移图和状态转移表的分析。
最后，我们可以观察状态转移图和状态转移表，验证有限状态机的状态转移是否符合预期。
通过以上几个VHDL课后习题答案的展示，我们可以看到VHDL在数字电路设计和硬件描述方面的强大应用。
通过学习VHDL并完成课后习题，我们可以提高自己的编程能力，掌握数字电路设计的基本原理和方法。
希望大家在学习VHDL的过程中能够认真完成课后习题，并不断提高自己的编程水平。
1.8.1填空1.EDA的英文全称是Electronic Design Automation2.EDA技术经历了计算机辅助设计CAD阶段、计算机辅助工程设计CAE阶段、现代电子系统设计自动化EDA阶段三个发展阶段3. EDA技术的应用可概括为PCB设计、ASIC设计、CPLD/FPGA设计三个方向4.目前比较流行的主流厂家的EDA软件有Quartus II、ISE、ModelSim、ispLEVER5.常用的设计输入方式有原理图输入、文本输入、状态机输入6.常用的硬件描述语言有VHDL、Verilog7.逻辑综合后生成的网表文件为EDIF8.布局布线主要完成将综合器生成的网表文件转换成所需的下载文件9.时序仿真较功能仿真多考虑了器件的物理模型参数10.常用的第三方EDA工具软件有Synplify/Synplify Pro、Leonardo Spectrum1.8.2选择1.EDA技术发展历程的正确描述为（A）A CAD->CAE->EDAB EDA->CAD->CAEC EDA->CAE->CADD CAE->CAD->EDA2.Altera的第四代EDA集成开发环境为（C）A ModelsimB MUX+Plus IIC Quartus IID ISE3.下列EDA工具中，支持状态图输入方式的是（B）A Quartus IIB ISEC ispDesignEXPERTD Syplify Pro4.下列几种仿真中考虑了物理模型参数的仿真是（A）A 时序仿真B 功能仿真C 行为仿真D 逻辑仿真5.下列描述EDA工程设计流程正确的是（C）A输入->综合->布线->下载->仿真B布线->仿真->下载->输入->综合C输入->综合->布线->仿真->下载D输入->仿真->综合->布线->下载6.下列编程语言中不属于硬件描述语言的是（D）A VHDLB VerilogC ABELD PHP1.8.3问答1.结合本章学习的知识，简述什么是EDA技术？谈谈自己对EDA技术的认识？答：EDA（Electronic Design Automation）工程是现代电子信息工程领域中一门发展迅速的新技术。
一、单项选择题（30分） 1．以下描述错误的是 CA ．QuartusII 是Altera 提供的FPGA/CPLD 集成开发环境B ．Altera 是世界上最大的可编程逻辑器件供应商之一C ．MAX+plusII 是Altera 前一代FPGA/CPLD 集成开发环境QuartusII 的更新换代新产品D ．QuartusII 完全支持VHDL 、Verilog 的设计流程2．以下工具中属于FPGA/CPLD 开发工具中的专用综合器的是 BA ．ModelSimB ．Leonardo SpectrumC ．Active HDLD ．QuartusII 3．以下器件中属于Xilinx 公司生产的是 CA ．ispLSI 系列器件B ．MAX 系列器件C ．XC9500系列器件D ．FLEX 系列器件 4．以下关于信号和变量的描述中错误的是 BA ．信号是描述硬件系统的基本数据对象，它的性质类似于连接线B ．信号的定义范围是结构体、进程 1’0’1’图为某一状态机对应的状态图，试用VHDL 语言描述这一状态机。
（18分）S0S1S3S21/10011/11110/11000/0000其它/0000其它/1111其它/1100其它/1001参考程序如下： LIBRARY IEEE; USE FSM2 ISPORT ( clk,reset,in1 : IN STD_LOGIC;out1 : OUT STD_LOGIC_VECTOR(3 downto 0)); END;ARCHITECTURE bhv OF FSM2 ISTYPE state_type IS (s0, s1, s2, s3);SIGNALcurrent_ state,next_state: state_type; BEGINP1:PROCESS(clk,reset) BEGINIF reset = ‘1’ THEN current_state <= s0; ELSIF clk='1' AND clk'EVENT THENcurrent_state <=next_state; END IF;END PROCESS;P2:PROCESS(current_state) BEGINcase current_state isWHEN s0 => IF in1=‘1’THEN next_state<=s1; ELSE next_state<=s0; END IF;WHEN s1 => IF in1='0'THEN next_state<=S2;ELSE next_state<=s1; END IF;WHEN s2 => IF in1='1'THEN next_state<=S3;ELSE next_state<=s2; END IF;WHEN s3 => IF in1='0'THEN next_state<=S0;ELSE next_state<=s3; END IF; end case; END PROCESS;p3:PROCESS(current_state) BEGINcase current_state isWHEN s0 => IF in1=‘1’THEN out1<=“1001”; ELSE out1<="0000"; END IF; WHEN s1 => IF in1='0'THEN out1<="1100"; ELSE out1<="1001"; END IF; WHEN s2 => IF in1='1'THEN out1<="1111"; ELSE out1<="1001"; END IF; WHEN s3 => IF in1='1'THEN out1<="0000"; ELSE out1<="1111"; END IF; end case; END PROCESS; end bhv;。
第3章 VHDL基础3-1：画出与下例实体描述对应的原理图符号元件：ENTITY buf3s IS -- 实体1：三态缓冲器PORT (input : IN STD_LOGIC ; -- 输入端enable : IN STD_LOGIC ; -- 使能端output : OUT STD_LOGIC ) ; -- 输出端END buf3x ;ENTITY mux21 IS --实体2： 2 选1 多路选择器PORT (in0, in1, sel : IN STD_LOGIC;output : OUT STD_LOGIC);3-1.答案3-2. 图3-30 所示的是4 选1 多路选择器，试分别用IF_THEN 语句和CASE 语句的表达方式写出此电路的VHDL 程序。
选择控制的信号s1 和s0 的数据类型为STD_LOGIC_VECTOR；当s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1='1'，s0='1'分别执行y<=a、y<=b、y<=c、y<=d。
3-2.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号a,b,c,d:IN STD_LOGIC; --输入信号y:OUT STD_LOGIC);--输出端END ENTITY;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S="00") THEN y<=a;ELSIF (S="01") TH EN y<=b;ELSIF (S="10") TH EN y<=c;ELSIF (S="11") TH EN y<=d;ELSE y<=NULL;END IF;EDN PROCESS;END ART;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号a,b,c,d:IN STD_LOGIC; --输入信号y:OUT STD_LOGIC);--输出端END MUX41;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINCASE s ISWHEN “00” => y<=a;WHEN “01” => y<=b;WHEN “10” => y<=c;WHEN “11” => y<=d;WHEN OTHERS =>NULL;END CASE;END PROCESS;END ART;3-3. 图3-31 所示的是双 2 选 1 多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。
班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题(30分)1．以下描述错误的是 CA ．QuartusII 是Altera 提供的FPGA/CPLD 集成开发环境B ．Altera 是世界上最大的可编程逻辑器件供应商之一C ．MAX+plusII 是Altera 前一代FPGA/CPLD 集成开发环境QuartusII 的更新换代新产品D ．QuartusII 完全支持VHDL 、Verilog 的设计流程2．以下工具中属于FPGA/CPLD 开发工具中的专用综合器的是 BA ．ModelSimB ．Leonardo SpectrumC ．Active HDLD ．QuartusII 3．以下器件中属于Xilinx 公司生产的是 CA ．ispLSI 系列器件B ．MAX 系列器件C ．XC9500系列器件D ．FLEX 系列器件 4．以下关于信号和变量的描述中错误的是 BA ．信号是描述硬件系统的基本数据对象，它的性质类似于连接线B ．信号的定义范围是结构体、进程 //在整个结构体的任何地方都能使用C ．除了没有方向说明以外，信号与实体的端口概念是一致的D ．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 BA ．Moore 型状态机其输出是当前状态和所有输入的函数//Mealy 型状态机其输出信号是当前状态和当前输入的函数B ．与Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟周期C ．Mealy 型状态机其输出是当前状态的函数D ．以上都不对6．下列标识符中， B 是不合法的标识符。
A ．PP0B ．ENDC ．Not_AckD ．sig7．大规模可编程器件主要有FPGA 、CPLD 两类，下列对CPLD 结构与工作原理的描述中，正确的是 C 。
A//．FPGA 即是现场可编程逻辑器件的英文简称CPLD 复杂可编程逻辑器件 B ．CPLD 是基于查找表结构的可编程逻辑器件 C ．早期的CPLD 是从GAL 的结构扩展而来D ．在Altera 公司生产的器件中，FLEX10K 系列属CPLD 结构 8．综合是EDA 设计流程的关键步骤，在下面对综合的描述中， D 是错误的.A ．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程B ．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件C ．为实现系统的速度、面积、性能的要求,需要对综合加以约束，称为综合约束D ．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的(即综合结果是唯一的)9．嵌套使用IF 语句,其综合结果可实现 A .A ．带优先级且条件相与的逻辑电路B ．条件相或的逻辑电路C ．三态控制电路D ．双向控制电路 10．在VHDL 语言中，下列对时钟边沿检测描述中,错误的是 D 。
《EDA技术与VHDL基础》课后习题答案第一章EDA技术概述一、填空题1、电子设计自动化2、非常高速集成芯片硬件描述语言3、CAD、CAE、EDA4、原理图输入、状态图输入、文本输入5、VHDL、Verilog HDL6、硬件特性二、选择题1、A2、C3、A4、D5、C6、D7、A第二章可编程逻辑器件基础一、填空题1、PLD2、Altera公司、Xilinx公司、Lattice公司3、基于反熔丝编程的FPGA4、配置芯片二、选择题1、D2、C3、C4、D第三章VHDL程序初步——程序结构一、填空题1、结构、行为、功能、接口2、库和程序包、实体、结构体、配置3、实体名、类型表、端口表、实体说明部分4、结构体说明语句、功能语句5、端口的大小、实体中子元件的数目、实体的定时特性6、设计库7、元件、函数8、进程PROCESS、过程PROCEDURE9、顺序语句、并行语句二、选择题1、D2、C3、C4、B5、D6、B7、A8、C三、简答题2、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY nand_3in ISPORT(a,b,c:IN STD_LOGIC;y:OUT STD_LOGIC);END;ARCHITECTURE bhv OF nand_3in ISBEGINy<=NOT(a AND b AND c);END bhv;5、00006、11110111（247）第四章VHDL基础一、填空题1、顺序语句、并行语句2、跳出本次循环3、等待、信号发生变化时4、函数、过程5、值类属性、函数类属性、信号类属性、数据类型类属性、数据范围类属性6、程序调试、时序仿真7、子程序、子程序二、选择题1、B2、A3、A4、C5、B6、C7、D三、判断题1、√2、√3、√4、√5、×6、×四、简答题9、修改正确如下所示：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count ISPORT(clk:IN BIT;q:OUT BIT_VECTOR(7 DOWNTO 0)); END count;ARCHITECTURE a OF count ISBEGINPROCESS(clk)IF clk'EVENT AND clk='1' THENq<=q+1;END PROCESS;END a;10、修改正确如下所示：…SIGNAL invalue:IN INTEGER RANGE 0 TO 15; SIGNAL outvalue:OUT STD_LOGIC;…CASE invalue ISWHEN 0=>outvalue<='1';WHEN 1=>outvalue<='0';WHEN OTHERS=>NULL;END CASE;…11、修改正确如下所示：ARCHITECTURE bhv OF com1 ISBEGINSIGNAL a,b,c:STD_LOGIC;pro1:PROCESS（clk）BEGINIF NOT (clk'EVENT AND clk='1') THENx<=a XOR b OR c;END IF;END PROCESS;END;12、(1) PROCESS(…) --本题中两条IF语句均为信号c进行可能赋值，VHDL语言不允许IF a=b THENc<=d;END IF;IF a=4 THENc<=d+1;END IF;END PROCESS;(2)ARCHITECTURE behave OF mux IS --同时为q进行多次可能赋值，VHDL语言不允许BEGINq<=i0 WHEN a='0' AND b='0' ELSE '0'; --WHEN ELSE语句语法错误q<=i1 WHEN a='0' AND b='1' ELSE '0';q<=i2 WHEN a='1' AND b='0' ELSE '0';q<=i3 WHEN a='1' AND b='1' ELSE '0';END behave;13、next1<=1101 WHEN (a='0' AND b='0') ELSEd WHEN a='0' ELSEc WHEN b='1' ELSE1011;15、（1）、STD_LOGIC_UNSIGNED（2）、GENERIC（3）、IN（4）、width-1（7）（5）、counter_n（6）、“00000000”（7）、clk’EVENT AND clk=’1’（8）、ELSIF（9）、END IF（10）、q<= count16、修改正确如下所示：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 ISPORT ( clk: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END CNT10;ARCHITECTURE bhv OF CNT10 ISSIGNAL q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (clk)BEGINIF RISING_EDGE(clk) begin –begin修改为THENIF q1 < 9 THEN --q1为STD_LOGIC数据类型，而9为整型不可直接比较q1 <= q1 + 1; -- q1为STD_LOGIC数据类型，而1为整型不可直接相加ELSEq1 <= (OTHERS => '0');END IF;END IF;END PROCESS;q <= q1;END bhv;17、使用IF语句实现LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21 ISPORT(ain,bin,sel:IN STD_LOGIC_VECTOR(1 DOWNTO 0);cout:OUT STD_LOGIC_VECTOR(1 DOWNTO 0));END;ARCHITECTURE bhv OF mux21 ISSIGNAL cout_tmp:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(ain,bin,sel)BEGINIF (sel="00") THEN cout_tmp<=ain OR bin;ELSIF (sel="01") THEN cout_tmp<=ain XOR bin;ELSIF (sel="10") THEN cout_tmp<=ain AND bin;ELSE cout_tmp<=ain NOR bin;END IF;END PROCESS;cout<=cout_tmp;END bhv;第五章QuartusⅡ集成开发软件初步一、填空题1、实体名2、FPGA、CPLD3、.vhd4、输入、综合、适配、仿真、下载5、RTL Viewer、Technology Map Viewer6、功能、参数含义、使用方法、硬件描述语言、模块参数设置7、mif、hex8、根目录二、选择题1、C2、D第七章有限状态机设计一、设计题1、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ztj ISPORT(clk,reset:IN STD_LOGIC;in_a:IN STD_LOGIC_VECTOR(1 DOWNTO 0);out_a:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); --用枚举类型定义状态，简单直观SIGNAL current_state,next_state:state; --定义存储现态和次态的信号BEGINp1:PROCESS(clk) --状态更新进程BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN current_state<=s0;ELSE current_state<=next_state;END IF;END IF;END PROCESS;p2:PROCESS(current_state,in_a) --次态产生进程BEGINCASE current_state ISWHEN s0=>IF in_a/=”00” THEN next_state<=s1;ELSE next_state<=s0;END IF;WHEN s1=>IF in_a=/'”01” THEN next_state<=s2;ELSE next_state<=s1;END IF;WHEN s2=>IF in_a=”11” THEN next_state<=s0ELSE next_state<=s3;END IF;WHEN s3=>IF in_a/='11' THEN next_state<=s0;ELSE next_state<=s3;END IF;WHEN OTHERS=>NULL;END CASE;END PROCESS;p3:PROCESS(current_state)BEGINCASE current_state ISWHEN s0=>out_a<='”0101”;WHEN s1=>out_a<=”1000”;WHEN s2=>out_a<=”1100”;WHEN s3=>out_a<=”1101”;WHEN OTHERS=>NULL;END CASE;END PROCESS;END;2、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ztj ISPORT(clk,reset:IN STD_LOGIC;ina:IN STD_LOGIC_VECTOR(2 DOWNTO 0);outa:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); --用枚举类型定义状态，简单直观SIGNAL current_state,next_state:state;BEGINp1:PROCESS(clk) --状态更新进程BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN current_state<=s0;ELSE current_state<=next_state;END IF;END IF;END PROCESS;p2:PROCESS(current_state,ina)BEGINCASE current_state ISWHEN s0=> IF ina =”101” THEN outa<=”0010”;ELSIF ina=”111” THEN outa <=”1100”;END IF;IF ina =”000” THEN next_state<=s1;ELSE next_state<=s0;END IF;WHEN s1=> outa<=”1001”;IF ina =”110” THEN next_state<=s2;ELSE next_state<=s1;END IF;WHEN s2=> outa<=”1111”;IF ina =”011” THEN next_stat e<=s1;ELSIF ina =”100” THEN next_state<=s2;ELSE next_state<=s3;END IF;WHEN s3=> IF ina =”101” THEN outa<=”1101”;ELSIF ina=”011” THEN outa <=”1100”;END IF;IF ina =”010” THEN next_state<=s0;ELSE next_state<=s1;END IF;WHEN OTHERS=>NULL;END CASE;END PROCESS;END;3、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ztj ISPORT(clk,reset:IN STD_LOGIC;ina:IN STD_LOGIC_VECTOR(1 DOWNTO 0);outa:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); --用枚举类型定义状态，简单直观SIGNAL state:istate;BEGINp1:PROCESS(clk)BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN state<=s0;result<='0';ELSECASE state ISWHEN s0=>outa<=”0000”;IF ina=”00” THEN state<=s1;ELSE state<=s0;END IF;WHEN s1=> outa <=”0001”;IF ina=”01” THEN state<=s2;ELSE state<=s1;END IF;WHEN s2=> outa <=”1100”;IF ina=”11” THEN state<=s3;ELSE state<=s0;END IF;WHEN s3=> outa <=”1111”;IF ina=”00” THEN state<=s0;ELSE state<=s3;END IF;WHEN OTHERS=>NULL;END CASE;END IF;END IF;END PROCESS;END;第九章VHDL基本逻辑电路设计一、填空题1、输入信号、所处状态2、组合逻辑、时序逻辑3、触发器、14、D触发器、RS触发器、JK触发器、T触发器二、选择题1、A2、C。
