目次
前言 (6)
1范围和简介 (7)
1.1范围 (7)
1.2简介 (7)
1.3关键词 (7)
2规范性引用文件 (7)
3术语和定义 (8)
4防雷电路中的元器件 (8)
4.1气体放电管 (8)
4.2压敏电阻 (9)
4.3电压钳位型瞬态抑制二极管（TVS） (10)
4.4电压开关型瞬态抑制二极管（TSS） (11)
4.5正温度系数热敏电阻(PTC） (11)
4.6保险管、熔断器、空气开关 (12)
4.7电感、电阻、导线 (13)
4.8变压器、光耦、继电器 (14)
5端口防护概述 (15)
5.1电源防雷器的安装 (16)
5.1.1串联式防雷器 (16)
5.1.2并联式防雷器 (16)
5.2信号防雷器的接地 (18)
5.3天馈防雷器的接地 (19)
5.4防雷器正确安装的例子 (19)
6电源口防雷电路设计 (20)
6.1交流电源口防雷电路设计 (20)
6.1.1交流电源口防雷电路 (20)
6.1.2交流电源口防雷电路变型 (22)
6.2直流电源口防雷电路设计 (23)
6.2.1直流电源口防雷电路 (23)
6.2.2直流电源口防雷电路变型 (24)
7信号口防雷电路设计 (25)
7.1E1口防雷电路 (26)
7.1.1室外走线E1口防雷电路 (26)
7.1.2室内走线E1口防雷电路 (27)
7.2网口防雷电路 (31)
7.2.1室外走线网口防雷电路 (31)
7.2.2室内走线网口防雷电路 (32)
7.3E3/T3口防雷电路 (36)
7.4串行通信口防雷电路 (36)
7.4.1RS232口防雷电路 (36)
7.4.2RS422&RS485口防雷电路 (37)
7.4.3V.35接口防雷电路 (39)
7.5用户口防雷电路 (39)
7.5.1模拟用户口（Z口）防雷电路 (40)
7.5.2数字用户口（U接口）防雷电路 (41)
7.5.3ADSL口防雷电路 (43)
7.5.4VDSL口防雷电路 (44)
7.5.5G.SHDSL口防雷电路 (45)
7.6并柜口防雷电路 (46)
7.7其他信号端口的防护 (47)
8天馈口防雷电路设计 (47)
8.1不带馈电的天馈口防雷电路设计 (47)
8.2带馈电的天馈口防雷电路设计 (48)
9PCB设计 (50)
10附录A：雷电参数简介 (51)
10.1雷暴日 (51)
10.2雷电流波形 (51)
10.3雷电流陡度 (52)
10.4雷电波频谱分析 (52)
11附录B：常见测试波形允许容差 (52)
11.1 1.2/50us冲击电压波 (52)
11.28/20us冲击电流波 (52)
11.310/700us冲击电压波 (53)
11.4 1.2/50us(8/20us)混合波 (53)
12附录C：冲击电流实验方法 (54)
13附录D：低压配电系统简介 (55)
13.1TN配电系统 (55)
13.2TT配电系统 (57)
13.3IT配电系统 (58)
13.4与配电系统有关的接地故障 (59)
14参考文献 (60)
前言
本规范的其他系列规范：无
与对应的国际标准或其他文件的一致性程度：无
规范代替或作废的全部或部分其他文件：本规范代替原规范DKBA3613-2001.11《防护电路设计规范》
与其他规范或文件的关系：本规范是DKBA3613-2001.11《防护电路设计规范》的升级
与规范前一版本相比的升级更改的内容：
对前一版的内容进行了优化，并全面增加了多种信号端口的防护电路。
本规范由EMC研究部提出。
本规范主要起草和解释部门：EMC研究部
本规范主要起草专家：EMC研究部：张静(34763)
本规范主要评审专家：整机工程部：熊膺（8712）、罗新会（9398）、王庆海（31211）、孟繁涛（15133），张静松（5073）、唐栓礼（9469）
本规范批准部门：整机工程部
本规范所替代的历次修订情况和修订专家为：
规范号主要起草专家主要评审专家
DKBA3613-2001 .11 熊膺(8712) 徐贵今（7764）、谢春生（2635）、
孟繁涛（15133）、唐栓礼（9469）、
张静松（5073）、陈敦利（4678）、
防护电路设计规范
1范围和简介
1.1范围
本规范规定了防护电路的设计原则。
本规范适用于公司通信产品各端口的防护电路设计。
1.2简介
通信产品在应用的过程中，由于雷击等原因形成的过电压和过电流会对设备端口造成损害，因此应当设计相应的防护电路，各个端口根据其产品族类、网络地位、目标市场、应用环境、信号类型以及实现成本等多种因素的不同所对应的防护电路也不同，本规范在电源口、信号口和天馈口的防护电路设计上给出了指导。
1.3关键词
防护、气体放电管、压敏电阻、TVS管、TSS管、退耦、接地
2规范性引用文件
下列文件中的条款通过本规范的引用而成为本规范的条款。凡是注日期的引用文件，其随后所有的修改单（不包括勘误的内容）或修订版均不适用于本规范，然而，鼓励根据本规范达成协议的各方研究是否可使用这些文件的最新版本。凡是不注日期的引用文件，其最新版本适用于本规范。
序号编号名称
1 IEC 61000-4-5 Eletromagnetic compatibility(EMC)-Part 4:Testing and
measurement techniques-Section 5:Surge immunity test
2 ETS 300 386 Electromagnetic compatibility and Radio spectrum
Matters(ERM); Telecommunication network equipment;
ElectroMagnetic Compatibility(EMC)requirements
3 ITU-T K.20 Resistibility of telecommunication equipment installed in a
telecommunications centre to overvoltages and overcurrents
4 YD/T 5098-2001 通信局（站）雷电过电压保护工程设计规范
5 ITU-T K.21 Resistibility of telecommunication equipment installed in
customer premises to overvoltages and overcurrents
6 ITU-T K.44 Resistibility tests for telecommunication equipment exposed
to overvoltages and overcurrents
7 ITU-T K.45 Resistibility of access network equipment to overvoltages
and overcurrents
8 DKBA1260-2003.07 10/100BASE-TX以太网防护电路设计指导书
9 DKBA1139-2002.09 硅瞬态抑制器件可靠应用指导书
3 术语和定义
防雷器：一些标准中又称为电涌保护器（Surge Protective Devices，SPD），是可安装在设备端口用于对各种雷电电流、操作过电压等进行保护的器件。它至少含有一个非线性元件。
防雷器的残压：雷电放电电流流过防雷器时，其端子间呈现的电压。被保护端口自身的抗过电压水平必须高于防雷器的输出残压并有一定的裕量，防雷器才能真正起到保护设备的作用。
1.2/50us冲击电压：雷击时户内走线线缆上产生的感应过电压的模拟波形，用于设备端口过电压耐受水平测试，主要测试范围：通信设备的电源端口和建筑物内走线的信号线测试。
1.2/50us(8/20us)混合波：是浪涌发生器输出的一种具有特定开路/短路特性的波形。发生器输出开路时，输出波形是1.2/50us的开路电压波；发生器输出短路时，输出波形是8/20us的短路电流波。具有这种特性的浪涌发生器主要用于设备端口过电压耐受水平测试，主要测试范围：通信设备的电源端口和建筑物内走线的信号线测试。
10/700us冲击电压：雷击时户外走线线缆上产生的感应雷过电压的模拟波形。用于设备端口过电压耐受水平测试时用的波形，主要测试范围：建筑物外走线的信号线（如用户线类电缆）的测试。
8/20us冲击电流：雷击时线缆上产生的感应过电流模拟波形，设备的雷击过电流耐受水平测试用标准波形，主要用于通信设备的电源口、信号口、天馈口。
10/350us冲击电流：直击雷电流模拟波形。目前通信设备端口的防雷测试较少使用。
4 防雷电路中的元器件
4.1气体放电管
图4-1 气体放电管的原理图符号
气体放电管是一种开关型保护器件，工作原理是气体放电。当两极间电压足够大时，极间间隙将放电击穿，由原来的绝缘状态转化为导电状态，类似短路。导电状态下两极间维持的电压很低，一般在20～50V，因此可以起到保护后级电路的效果。气体放电管的主要指标有：响应时间、直流击穿电压、冲击击穿电压、通流容量、绝缘电阻、极间电容、续流遮断时间。
气体放电管的响应时间可以达到数百ns以至数μs，在保护器件中是最慢的。当线缆上的雷击过电压使防雷器中的气体放电管击穿短路时，初始的击穿电压基本为气体放电管的冲击击穿电压，放电管击穿导通后两极间维持电压下降到20～50V；另一方面，气体放电管的通流量比压敏电
阻和TVS管要大，气体放电管与TVS等保护器件合用时应使大部分的过电流通过气体放电管泄放，因此气体放电管一般用于防护电路的最前级，其后级的防护电路由压敏电阻或TVS管组成，这两种器件的响应时间很快，对后级电路的保护效果更好。气体放电管的绝缘电阻非常高，可以达到千兆欧姆的量级。极间电容的值非常小，一般在5pF以下，极间漏电流非常小，为nA级。因此气体放电管并接在线路上对线路基本不会构成什么影响。
气体放电管的续流遮断是设计电路需要重点考虑的一个问题。如前所述，气体放电管在导电状态下续流维持电压一般在20～50V，在直流电源电路中应用时，如果两线间电压超过15V，不可以在两线间直接应用放电管。在50Hz交流电源电路中使用时，虽然交流电压有过零点，可以实现气体放电管的续流遮断，但气体放电管类的器件在经过多次导电击穿后，其续流遮断能力将大大降低，长期使用后在交流电路的过零点也不能实现续流的遮断；还存在一种情况就是如果电流和电压相位不一致，也可能导致续流不能遮断。因此在交流电源电路的相线对保护地线、相线对零线以及相线之间单独使用气体放电管都不合适，当用电设备采用单相供电且无法保证实际应用中相线和中线不存在接反的可能性时，中线对保护地线单独使用气体放电管也是不合适的，此时使用气体放电管需要和压敏电阻串联。在交流电源电路的相线对中线的保护中基本不使用气体放电管。
防雷电路的设计中，应注重气体放电管的直流击穿电压、冲击击穿电压、通流容量等参数值的选取。设置在普通交流线路上的放电管，要求它在线路正常运行电压及其允许的波动范围内不能动作，则它的直流放电电压应满足：min(u fdc)≥1.8U P。式中u fdc直流击穿电压，min(u fdc)表示直流击穿电压的最小值。U P为线路正常运行电压的峰值。
气体放电管主要可应用在交流电源口相线、中线的对地保护；直流RTN和保护地之间的保护；信号口线对地的保护；天馈口馈线芯线对屏蔽层的保护。
气体放电管的失效模式多数情况下为开路，因电路设计原因或其它因素导致放电管长期处于短路状态而烧坏时，也可引起短路的失效模式。气体放电管使用寿命相对较短，多次冲击后性能会下降，同时其他放电管在长时间使用会有漏气失效这种自然失效的情况，因此由气体放电管构成的防雷器长时间使用后存在维护及更换的问题。
4.2压敏电阻
图4-2 压敏电阻的原理图符号
压敏电阻是一种限压型保护器件。利用压敏电阻的非线性特性，当过电压出现在压敏电阻的两极间，压敏电阻可以将电压钳位到一个相对固定的电压值，从而实现对后级电路的保护。压敏电阻的主要参数有：压敏电压、通流容量、结电容、响应时间等。
压敏电阻的响应时间为ns级，比空气放电管快，比TVS管稍慢一些，一般情况下用于电子电路的过电压保护其响应速度可以满足要求。压敏电阻的结电容一般在几百到几千pF的数量级范围，
很多情况下不宜直接应用在高频信号线路的保护中，应用在交流电路的保护中时，因为其结电容较大会增加漏电流，在设计防护电路时需要充分考虑。压敏电阻的通流容量较大，但比气体放电管小。
压敏电阻的压敏电压（min(U1mA））、通流容量是电路设计时应重点考虑的。在直流回路中，应当有：min(U1mA) ≥(1.8～2)U dc，式中U dc为回路中的直流额定工作电压。在交流回路中，应当有：min(U1mA) ≥(2.2～2.5)U ac，式中U ac为回路中的交流工作电压的有效值。上述取值原则主要是为了保证压敏电阻在电源电路中应用时，有适当的安全裕度。在信号回路中时，应当有：min(U1mA)≥(1.2～1.5)U max，式中U max为信号回路的峰值电压。压敏电阻的通流容量应根据防雷电路的设计指标来定。一般而言，压敏电阻的通流容量要大于等于防雷电路设计的通流容量。
压敏电阻主要可用于直流电源、交流电源、低频信号线路、带馈电的天馈线路。
压敏电阻的失效模式主要是短路，当通过的过电流太大时，也可能造成阀片被炸裂而开路。压敏电阻使用寿命较短，多次冲击后性能会下降。因此由压敏电阻构成的防雷器长时间使用后存在维护及更换的问题。
4.3电压钳位型瞬态抑制二极管（TVS）
图4-3 TVS管原理图
TVS（Transient Voltage Suppression）是一种限压保护器件，作用与压敏电阻很类似。也是利用器件的非线性特性将过电压钳位到一个较低的电压值实现对后级电路的保护。TVS管的主要参数有：反向击穿电压、最大钳位电压、瞬间功率、结电容、响应时间等。
TVS的响应时间可以达到ps级，是限压型浪涌保护器件中最快的。用于电子电路的过电压保护时其响应速度都可满足要求。 TVS管的结电容根据制造工艺的不同，大体可分为两种类型，高结电容型TVS一般在几百～几千pF的数量级，低结电容型TVS的结电容一般在几pF～几十pF的数量级。一般分立式TVS的结电容都较高，表贴式TVS管中两种类型都有。在高频信号线路的保护中，应主要选用低结电容的TVS管。
TVS管的非线性特性比压敏电阻好，当通过TVS管的过电流增大时，TVS管的钳位电压上升速度比压敏电阻慢，因此可以获得比压敏电阻更理想的残压输出。在很多需要精细保护的电子电路中，应用TVS管是比较好的选择。TVS管的通流容量在限压型浪涌保护器中是最小的，一般用于最末级的精细保护，因其通流量小，一般不用于交流电源线路的保护，直流电源的防雷电路使用TVS管时，一般还需要与压敏电阻等通流容量大的器件配合使用。 TVS管便于集成，很适合在单板上使用。
TVS具有的另一个优点是可灵活选用单向或双向保护器件，在单极性的信号电路和直流电源电路中，选用单向TVS管，可以获得比较低的残压。
TVS的反向击穿电压、通流容量是电路设计时应重点考虑的。在直流回路中，应当有：
min(U BR)≥(1.3～1.6)U max，式中U BR为直流TVS的反向击穿电压，U max是直流回路中的电压峰值。
TVS管主要可用于直流电源、信号线路、天馈线路的防雷保护。
TVS管的失效模式主要是短路。但当通过的过电流太大时，也可能造成TVS管被炸裂而开路。TVS管的使用寿命相对较长。
4.4电压开关型瞬态抑制二极管（TSS）
图4-4 TSS管的原理图符号
电压开关型瞬态抑制二极管（TSS，Thyristor Surge Suppressor）与TVS管相同，也是利用半导体工艺制成的限压保护器件，但其工作原理与气体放电管类似，而与压敏电阻和TVS管不同。当TSS管两端的过电压超过TSS管的击穿电压时，TSS管将把过电压钳位到比击穿电压更低的接近0V的水平上，之后TSS管持续这种短路状态，直到流过TSS管的过电流降到临界值以下后，TSS恢复开路状态。
TSS管在响应时间、结电容方面具有与TVS管相同的特点。易于制成表贴器件，很适合在单板上使用，TSS管动作后，将过电压从击穿电压值附近下拉到接近0V的水平，这时二极管的结压降小，所以用于信号电平较高的线路（例如：模拟用户线、ADSL等）保护时通流量比TVS管大，保护效果也比TVS管好。TSS适合于信号电平较高的信号线路的保护。
在使用TSS管时需要注意的一个问题是：TSS管在过电压作用下击穿后，当流过TSS管的电流值下降到临界值以下后，TSS管才恢复开路状态，因此TSS管在信号线路中使用时，信号线路的常态电流应小于TSS管的临界恢复电流。临界恢复电流值随TSS管的型号和设计应用场合的不同而不同，使用时应注意在器件手册中查明所用具体型号的确切值。
TSS管的击穿电压（min(U BR））、通流容量是电路设计时应重点考虑的。在信号回路中时，应当有：min(U BR)≥(1.2～1.5)U max，式中U max为信号回路的峰值电压。
TSS管较多应用于信号线路的防雷保护。
TSS管的失效模式主要是短路。但当通过的过电流太大时，也可能造成TSS管被炸裂而开路。TSS管的使用寿命相对较长。
4.5正温度系数热敏电阻(PTC）
PTC 是一种限流保护器件，它有一个动作温度值T S ，当其本体内温度低于T S 时，其阻值维持基本恒定，这时的阻值称为冷电阻。当正温度系数电阻本体那温度高于T S 时，其阻值迅速增大，可以达到的最大阻值能过比冷电阻值打104
倍左右。由于它的阻值可以随温度升高而迅速增大，所以一般串联于线上用作暂态大电流的过流保护。PTC 在信号线及电源线路上都有应用。
PTC 反应速度较慢，一般在毫秒级以上，因此它的非线性电阻特性在雷击过电流通过时基本发挥不了作用，只能按它的常态电阻（冷电阻）来估算它的限流作用。热敏电阻的作用更多的体现在诸如电力线碰触等出现长时间过流保护的场合，常用于用户线路的保护中。
目前PTC 主要有高分子材料PTC 和陶瓷PTC 两种，其中陶瓷PTC 的过电压耐受能力比高分子材料的PTC 好，但高分子材料的PTC 响应速度比陶瓷PTC 快。通常陶瓷PTC 不能实现低阻值，低阻值的PTC 均采用的是高分子的材料。
4.6 保险管、熔断器、空气开关
保险管、熔断器、空气开关都属于保护器件，用于设备内部出现短路、过流等故障情况下，能够断开线路上的短路负载或过流负载，防止电气火灾及保证设备的安全特性。
保险管一般用于单板上的保护，熔断器、空气开关一般可用于整机的保护。下面简单介绍保险管的使用。
对于电源电路上由空气放电管、压敏电阻、TVS 管组成的防护电路，必须配有保险管进行保护，以避免设备内的防护电路损坏后设备发生安全问题。图4-5给出了保险应用的两个例子，其中a 电路中防护电路与主回路共用一个保险，当防护电路短路失效时主回路供电会同时断开，b 电路中主回路和防护电路有各自的保险，当防护电路失效时防护电路的保险断开，主回路仍然能正常工作，但是此时端口再出现过电压时，端口可能会因为失去防护而导致内部电路的损坏。两种电路各有利弊，在设计过程中可以根据需要选用。无馈电的信号线路、天馈线路的保护采用保险管的必要性不大。
图4-5 保险应用的两个例子 保险管的特性主要有：额定电流、额定电压等。其中额定电压有直流和交流之分。
标注在熔丝上的电压额定值表示该熔丝在电压等于或小于其额定电压的电路中完全可以安全可靠地中断其额定的短路电流。电压额定值系列包括在N ．E ．C 规定中，而且也是保险商实验室的一项要求，作为防止火灾危险的保护措施。对于大多数小尺寸熔丝及微型熔丝，熔丝制造商们采用的标准额定电压为32、63、125、250、600V 。
概括而言，熔丝可以在小于其额定电压的任何电压下使用而不损害其熔断特性。
防护电路中的保险管，宜选用防爆型慢熔断保险管。
4.7 电感、电阻、导线
电感、电阻、导线本身并不是保护器件，但在多个不同保护器件组合构成的防护电路中，可以起到配合的作用。
防护器件中，气体放电管的特点是通流量大、但响应时间慢、冲击击穿电压高；TVS 管的通流量小，响应时间最快，电压钳位特性最好；压敏电阻的特性介于这两者之间，当一个防护电路要求整体通流量大，能够实现精细保护的时候，防护电路往往需要这几种防护器件配合起来实现比较理想的保护特性。但是这些防护器件不能简单的并联起来使用，例如：将通流量大的压敏电阻和通流量小的TVS 管直接并联，在过电流的作用下，TVS 管会先发生损坏，无法发挥压敏电阻通流量大的优势。因此在几种防护器件配合使用的场合，往往需要电感、电阻、导线等在不同的防护元件之间进行配合。下面对这几种元件分别进行介绍：
电感：在串联式直流电源防护电路中，馈电线上不能有较大的压降，因此极间电路的配合可以采用空心电感，如下图：
图4-6 用电感实现两级防护器件的配合
电感应起到的作用：防护电路达到设计通流量时，TVS 上的过电流不应达到TVS 管的最大通流量，因此电感需要提供足够的对雷击过电流的限流能力。
在电源电路中，电感的设计应注意的几个问题：1、电感线圈应在流过设备的满配工作电流时能够正常工作而不会过热；2、尽量使用空心电感，带磁芯的电感在过电流作用下会发生磁饱和，电路中的电感量只能以无磁芯时的电感量来计算；3、线圈应尽可能绕制单层，这样做可以减小线圈的寄生电容，同时可以增强线圈对暂态过电压的耐受能力；4、绕制电感线圈导线上的绝缘层应具有足够的厚度，以保证在暂态过电压作用下线圈的匝间不致发生击穿短路。
在公司电源口的防护电路设计中，电感通常取值为7～15uH 。
-48v
RTN
电阻：在信号线路中，线路上串接的元件对高频信号的抑制要尽量少，因此极间配合可以采用电阻，如下图：
图4-7 用电阻实现两级防护器件的配合
电阻应起到的作用与前述电感的作用基本相同。以上图为例，电阻的取值计算方法为：测得空气放电管的冲击击穿电压值U 1，查TVS 器件手册得到TVS 管8/20us 冲击电流下的最大通流量I 1、以及TVS 管最高钳位电压U 2，则电阻的最小取值为：R ≥（U 1-U 2）/I 1。
在信号线路中，电阻的使用应注意的几个问题：1、电阻的功率应足够大，避免过电流作用下电阻发生损坏；2、尽量使用线性电阻，使电阻对正常信号传输的影响尽量小。
导线：某些交/直流设备的满配工作电流很大，超过30A ，这种情况下防护电路的极间配合采用电感会出现体积过大的问题，为解决这个问题，可以将防护电路分为两个部分，前级防护和后级防护不设计在同一块电路板上，同时两级电路之间可以利用规定长度的馈电线来做配合。
图4-8 用导线实现两级防器件的配合
这种组合形成的防护电路中，规定长度馈电线所起的作用，与电感的作用是相同的，因为1米长导线的电感量在1～1.6uH 之间，馈电线达到一定长度，就可以起到良好的配合作用，馈电线的线径可以根据满配工作电流的大小灵活选取，克服了采用电感做极间配合时电感上不能流过很大工作电流的缺点。
4.8 变压器、光耦、继电器
变压器、光耦和继电器本身并不属于保护器件，但端口电路的设计中可以利用这些器件具有的隔离特性来提高端口电路抗过电压的能力。
端口雷击共模保护设计有两种方法：1、线路对地安装限压保护器，当线路引入雷击过电压时，限压保护器成为短路状态将过电流泄放到大地；2、线路上设计隔离元件，隔离元件两边的电路不共地，当线路引入雷击过电压时，这个瞬间过电压施加在隔离元件的两边。只要在过电压作用在隔离元件期间，隔离元件本身不被绝缘击穿，并且隔离元件前高压信号线不对其他低压部分击穿，线路上的雷击过电压就不能够转化为过电流进入设备内部，设备的内部电路也就得到了保护。
这时-48v
RTN
线路上只需要设计差模保护，防护电路可以大大简化。例如以太网口的保护就可以采用这种思路。能够实现这种隔离作用的元件主要有：变压器、光耦和继电器等。
这里的变压器主要是指用于信号端口的各种信号传输变压器。变压器一般有初/次级间绝缘耐压的指标，变压器的冲击耐压值（适用于雷击）可根据直流耐压值或交流耐压值换算出来。大致的估算公式为：冲击耐压值=2×直流耐压值=3×交流耐压值。
图4-9 用变压器实现隔离
上图示出一种将变压器结合在内的信号端口防护电路设计。雷击时，设备外部的线缆上可感应的对地共模过电压作用在变压器的初级和次级之间，如图4-9。只要初/次级不发生绝缘击穿，设备外电缆上的过电压就不会转化为过电流进入设备内部。这时端口只需要做差模保护，利用变压器等器件的隔离特性，有利于简化端口的防雷电路。
采用这种方法设计需要注意的是：变压器、光耦和继电器等元件本身的绝缘耐压能力应很高（例如冲击耐压大于4kV），否则在过电压的作用下很容易发生绝缘击穿，不能起到提高端口耐压的作用。另外，利用变压器的隔离特性时，需要注意变压器的初/次级间有分布电容，某些情况下外部线缆上的共模过电压可通过分布电容从初级耦合到次级，从而进入到内部电路中，这样就破坏了变压器的隔离效果，因此应尽量选用带有初次极间屏蔽层的变压器，并将变压器屏蔽层外引线在单板内接地，如图4-9所示。这时变压器的有效绝缘耐压变成了初级与屏蔽接地端间的绝缘耐压值。采用共模隔离设计的另一个需要注意的问题是初级电路与单板上其它电路、地的印制线在单板上应分离开，并有足够的绝缘距离。一般，印制板上边缘相距1mm的两根印制走线，能耐受1.2/50us冲击电压4kV左右。
上面几节讲述了防护电路中所使用的元器件，在防护电路的器件选型过程中对气体放电管、压敏电阻、热敏电阻、保险管、熔断器、空气开关等都要选择有安全认证的器件。
5 端口防护概述
通信设备的防雷主要需要做端口防护和系统接地两方面的工作。本规范主要阐述的是端口防护电路设计方面的内容。
我们设计的防护电路要获得满意的防雷效果，应达到以下两个目的：1、防雷器的输出残压应低于被保护端口的过电压耐受水平，并有一定裕量；2、防雷器自身具有一定的雷击过电流耐受水平，应比实际使用环境中被保护设备端口可能引入的雷击过电流的最高值要高一些，并有足够裕量。也就是说，通信设备各端口自身要有一定的过电压耐受水平，并且防雷器自身不易被雷击损坏，只有满足这两点才能对设备的端口实现有效的保护。
防雷器对端口的保护，分为共模保护和差模保护两个方面。对一种线缆而言，引入设备的过电压/过电流以线缆对地的共模为主，线缆间的差模过电压/过电流相对小一些。但在有防护电路及设备上广泛采用等电位连接的情况下，共模的过电压/过电流也可以转化成差模。
需要注意的是：
1、 通信设备防护能力的强弱，与系统接地设计的关系也非常密切。防雷设计对接地
的要求中，最根本的一点是实现设备上单板工作地和保护地的等电位连接。通信
设备不仅需要良好的端口防护电路，同时也需要有合理的系统接地设计，才能达
到良好防雷效果。关于设备系统接地的设计原则和方法，请参见公司已发布的《接
地设计指导书》。
2、 设备端口的防护指标根据其产品族类、应用环境、网络地位、信号类型等因素的
不同而不同，从而其所对应的防护电路有所差异。关于设备端口的具体防护指标
请参见公司的《产品工程特性需求基线》。
防雷器主要分为电源防雷器、信号防雷器、天馈防雷器。各种防雷器的保护效果，与防雷器的安装方式有很大的关系，因此，下面对各种防雷器的安装方式做一下说明。
5.1 电源防雷器的安装
5.1.1 串联式防雷器
串联式电源防雷器接在馈电线的线间，保护器件并接到馈电线上的走线可以做到很短且距离是固定的，因此串联式电源防雷器的安装位置可视设备安装的方便、合理性来确定。
图5-1 串联式防雷器的安装
5.1.2 并联式防雷器
并联式电源防雷器在安装中需要注意的一个问题是：防雷器并接到机柜电源接线端子的导线（或并接到馈电线上的导线）一定要短，否则电源防雷器的保护效果会大大下降。
输入输出-48v
RTN
PGND -48v RTN
PGND
串联式直流电源避雷器
图5-2并联式防雷器的安装
图5-2示出一种不好的防雷器安装方式：防雷器到机柜接线端子的并接线较长（例如：1～1.5米）。由图5-2可以看出：直流馈电线引入差模过电流时，由于并接电源防雷器的作用，机柜电源端子处呈现的差模残压为：U ad=U ab+U bc+U cd。其中U bc是电源防雷器的差模残压，U ab、U cd分别是过电流流过电源防雷器的两段并接导线时导线两端的瞬间压降。电源防雷器的差模残压（U ad）在5kA的
8/20us冲击电流下约200V左右；若导线L ab、L cd分别长1米，则在5kA的8/20us冲击电流下，若导线L ab、L cd两端的瞬间的压降U ab、U cd分别可以达到905V（如图5-3中左图所示）。这时设备电源接线端子处的残压值为：U ad=U ab+U bc+U cd=905+200+905=2010V，可见并接导线达到1米长时，影响设备端口差模残压指标的主要是导线的压降而不是防雷器的残压。所以，电源防雷器到机柜电源接线端子的并接导线太长，无法使电源防雷器有效的保护设备。
图5-3 5kA(左)、3kA(右)的8/20us冲击电流下1米长导线两端压降
(试验实测值，探头衰减500倍)
冲击电流作用下线缆两端的压降可以通过理论计算大致估算出来：一根导线可等效为一个电感，在一个变化的电流流过导线时，导线两端的压降为：?U＝L?di/dt，其中L为导线上的电感量，一般1米长导线的电感量在1uH～1.6uH之间（计算可取1uH）；di/dt是导线上电流的变化率。通过这个公式可以看出，?U与L成正比，L 又与线长成正比。因此，减小电源防雷器并接导线的长度就是减小U ab和U cd，也就是减小U ad。所以，电源防雷器并接到机柜电源接线端子的导线（或并接到馈电线上的导线）一定要短，特别是对于防护等级在20kA或者40kA这样大量级的情况，防雷模块的安装需要尤为注意。这一设计原则应用到单板内的防护电路设计也是一样的道理：做线间保护的防雷电路的引线一定要短。
5.2信号防雷器的接地
图5-4示出一种不正确的信号防雷器安装方式：防雷器安装在设备以外的其它设备内（例如：DDF架内），并且通过其它装置的接地线接地，由于机房内独立设备的保护接地线通常都不会太短（3～20米），使信号防雷器的共模防护作用大大减低。
图5-4 不正确的信号防雷器安装方式
根据被保护设备内部接口电路的不同，信号防雷器实现共模保护的原理略有区别：
1、内部接口具有对地的防护电路，或外部线缆中有信号回线与内部单板地连接。
这种情况下，外加信号防雷器应达到如下效果：由信号线引入的共模过电流，绝大部分通过信号防雷器的接地线泄放到大地，只有非常小的一部分过电流流入设备内部，这一小部分过电流是设备内部的单板防护电路本身能耐受得住而不发生损坏的。
在信号防雷器和单板级防护电路都存在的情况下，线缆上的感应过电流可以同时通过图5-4中1、2两条泄放途径泄放到大地。但是图中泄放途径1因为保护接地线太长而具有较大的线间感抗，使路径1不能成为比路径2阻抗小得多的雷电流低阻泄放路径，因此信号防雷器的共模保护效果大大减低。解决方法是：将信号防雷器靠近被保护设备安装或安装在被保护设备内部，信号防雷器通过很短的接地线接到设备的保护地上去，如图5-5所示。
2、内部信号接口没有防护电路，且外部信号电缆对内部单板地隔离
外部信号电缆对内部单板地隔离的情况下，只要接口部分出现的过电压没有超过接口电路自身的绝缘耐压值时，接口电路一般不会发生共模损坏。因此信号防雷器的共模保护作用体现在：外部线缆引入感应雷击过电流时，信号防雷器本身的共模残压加上信号防雷器接地线两端的压降，必须小于接口电路自身的绝缘耐压。我们知道5kA的8/20us冲击电流作用下1米长导线两端的压降可达到900V左右，而导线两端的压降为：?U＝L?di/dt，因此减小信号防雷器输出共模残压的最有效办法是减小信号防雷器接地线的长度（信号防雷器自身的共模残压可以做到很小）。正确的信号防雷器安装方式也是：将信号防雷器靠近被保护设备安装或安装在被保护设备内部，信号防雷器通过很短的接地线接到设备的保护地上去。这个原则也适用于单板内部防护电路的设计：单板内部防护电路的泄流地应尽可能短的在单板框母板上与单板工作地汇接在一起。
5.3天馈防雷器的接地
天馈防雷器的安装和接地设计中，一个很重要的问题是应符合国家的行业标准中对天馈防雷器安装及接地的要求。YD 5068-98《移动通信基站防雷与接地设计规范》第3.3.3条明确规定：“同轴电缆馈线进入机房后与通信设备连接处应安装馈线防雷器，以防来自天馈线的感应雷。馈线防雷器接地端子应就近引接到室外馈线入口处接地线上。”因此，应该明确的是：当设备位于室内并在馈线上配置天馈防雷器时，应该安装接地线，且接地线应接室外接地排（当天馈防雷器位于机柜顶部或者内部时可以不遵照本要求）。
5.4防雷器正确安装的例子
图5-5 防雷器正确安装的例子
图5-5示出防雷器正确安装的例子。其中，直流电源防雷器是并联式防雷器，通过很短的（10cm 左右）并接线接到设备的电源接线端子上(安装位置1)，或采用凯文接线的方式接到馈电线上（安装位置2）；信号防雷器应安装在设备机柜上，宜通过金属固定件实现与机壳保护地的直接连接，如果采用接地线则应尽量短，至少应短于5cm；多个天馈防雷器的接地引线先在一个天馈防雷器接地排上汇接，再由天馈防雷器引一根接地线接到室外接地排上。
6 电源口防雷电路设计
电源口防雷电路的设计需要注意的因素较多，有如下几方面：
1、防雷电路的设计应满足规定的防护等级要求，且防雷电路的残压水平应能够保护
后级电路免受损坏。
2、在遇到雷电暂态过电压作用时，保护装置应具有足够快的动作响应速度，即能尽
早的动作限压和旁路泄流。
3、防雷电路加在馈电线路上，不应影响设备的正常馈电。例如，采用串联式电源防
雷电路时，防雷电路应可通过设备满负荷工作时的电流并有一定的裕量。
4、防护电路在系统的最高工作电压时不应动作。通常在交流回路中，防护电路的动
作电压是交流工作电压有效值的2.2～2.5倍，在直流回路中，防护电路的动作电
压是直流额定工作电压的1.8～2倍。
5、防雷电路加在馈电线路上，不应给设备的安全运行带来隐患。例如，应避免由于
电路设计不当而使防雷电路存在着火等安全隐患。
6、在整个馈电通路上存在多级防雷电路时，应注意各级防雷电路间有良好的配合关
系，不应出现后级防雷电路遭到雷击损坏而前级防雷电路完好的情况。
7、防雷电路应具有损坏告警、遥信、热容和过流保护功能，并具有可替换性。
下面分别给出交流电源口和直流电源口的防雷电路设计指导。
6.1交流电源口防雷电路设计
6.1.1交流电源口防雷电路
图6-1 交流电源口防雷电路
上图是一个两级的交流电源口防护电路，G1和G2为气体放电管，Rvz1～Rvz6为压敏电阻，F1和F2为空气开关，F3和F4为保险，L1和L2是退耦电感。电路原理简述如下：
第1级防雷电路为具有共模和差模保护的电路，差模保护采用的压敏电阻。共模保护采用压敏电阻和气体放电管串联。第1级防雷电路的通流能力较高，通常在几十kA （8/20us ）。第1级防雷电路宜选用空气开关做短路过流故障的保护器件。
第2级防雷电路的形式与第1级相同，合理设计第1级电路和第2级电路间的电感值，可以使大部分的雷电流通过第1级防雷电路泄放，第2级电路只泄放少部分雷电流，这样就可以通过第2级电路将防雷器的输出残压进一步降低以达到保护后级设备的目的。第2级防雷电路应选用保险做保护器件。
防护电路中各保护器件的通流量的选择应达到设计指标的要求并有一定裕量；差模压敏电阻的压敏电压取值可按压敏电阻章节给出的方法选择；压敏电阻和气体放电管串联的共模防护电路中，压敏电阻、空气放电管的取值仍可按压敏、放电管单独并接在线路中时的相关章节给出的计算方法来选取。
L
N
第1级防雷电路
第2级防雷电路
L1
什么是ESD（静电放电）及ESD保护电路的设计 学习资料2008-12-09 08:27:57 阅读592 评论1 字号：大中小订阅 来源：电子系统设计 静电放电(E SD，electrostatic discharge )是在电子装配中电路板与元件损害的一个熟悉而低估的根源。它影响每一个制造商，无任其大小。虽然许多人认为他们是在E SD安全的环境中生产产品，但事实上，E SD有关的损害继续给世界的电子制造工业带来每年数十亿美元的代价。 E SD究竟是什么？静电放电(E SD)定义为，给或者从原先已经有静电(固定的)的电荷(电子不足或过剩)放电(电子流)。电荷在两种条件下是稳定的： 当它“陷入”导电性的但是电气绝缘的物体上，如，有塑料柄的金属的螺丝起子。 当它居留在绝缘表面(如塑料)，不能在上面流动时。 可是，如果带有足够高电荷的电气绝缘的导体(螺丝起子)靠近有相反电势的集成电路(IC)时，电荷“跨接”，引起静电放电(E SD)。 E SD以极高的强度很迅速地发生，通常将产生足够的热量熔化半导体芯片的内部电路，在电子显微镜下外表象向外吹出的小子弹孔，引起即时的和不可逆转的损坏。 更加严重的是，这种危害只有十分之一的情况坏到引起在最后测试的整个元件失效。其它90%的情况，E SD 损坏只引起部分的降级- 意味着损坏的元件可毫无察觉地通过最后测试，而只在发货到顾客之后出现过早的现场失效。其结果是最损声誉的，对一个制造商纠正任何制造缺陷最付代价的地方。 可是，控制E SD的主要困难是，它是不可见的，但又能达到损坏电子元件的地步。产生可以听见“嘀哒”一声的放电需要累积大约2000伏的相当较大的电荷，而3000伏可以感觉小的电击，5000伏可以看见火花。 例如，诸如互补金属氧化物半导体(CMOS, complementary metal oxide semiconductor)或电气可编程只读内存(E PROM, electricall programmable read-only memory)这些常见元件，可分别被只有250伏和100伏的E SD电势差所破坏，而越来越多的敏感的现代元件，包括奔腾处理器，只要5伏就可毁掉。 该问题被每天的引起损害的活动复合在一起。例如，从乙烯基的工厂地板走过，在地板表面和鞋子之间产生摩擦。其结果是纯电荷的物体，累积达到3~2000伏的电荷，取决于局部空气的相当湿度。 甚至工人在台上的自然移动所形成的摩擦都可产生400~6000伏。如果在拆开或包装泡沫盒或泡泡袋中的PCB期间，工人已经处理绝缘体，那么在工人身体表面累积的净电荷可达到大约26000伏。 因此，作为主要的E SD危害来源，所有进入静电保护区域(E P A, electrostatic protected area)的工作人员必须接地，以防止任何电荷累积，并且所有表面应该接地，以维持所有东西都在相同的电势，防止E SD发生。 用来防止E SD的主要产品是碗带(wri s tband)，有卷毛灯芯绒和耗散性表面或垫料- 两者都必须正确接地。另外的辅助物诸如耗散性鞋类或踵带和合适的衣服，都是设计用来防止人员在静电保护区域(EP A)移动时累积和保持净电荷。 在装配期间和之后，P CB也应该防止来自内部和外表运输中的E SD。有许多电路板包装产品可用于这方面，包括屏蔽袋、装运箱和可移动推车。虽然以上设备的正确使用将防止90%的E SD有关的问题，但是为了达到最后10%，需要另一种保护：离子化。
CMOS电路中ESD保护结构的设计 上海交通大学微电子工程系王大睿 1 引言 静电放电(ESD，Electrostatic Discharge)给电子器件环境会带来破坏性的后果。它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，互补金属氧化物半导体(CMOS，ComplementaryMetal-Oxide Semiconductor)的特征尺寸不断缩小，金属氧化物半导体(MOS，Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。 2 ESD的测试方法 ESD模型常见的有三种，人体模型(HBM，Hu-man Body Model)、充电器件模型(CDM，Charge DeviceModel)和机器模型(MM，Machine Mode)，其中以人体模型最为通行。一般的商用芯片，要求能够通过2kV静电电压的HBM检测。对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。 ，所以对I／O引脚会进行以下六种测试：
1) PS模式：VSS接地，引脚施加正的ESD电压，对VSS放电，其余引脚悬空； 2) NS模式：VSS接地，引脚施加负的ESD电压，对VSS放电，其余引脚悬空； 3) PD模式：VDD接地，引脚施加正的ESD电压，对VDD放电，其余引脚悬空； 4) ND模式：VDD接地，引脚施加负的ESD电压，对VDD放电，其余引脚悬空； 5) 引脚对引脚正向模式：引脚施加正的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空； 6) 引脚对引脚反向模式：引脚施加负的：ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空。 VDD引脚只需进行(1)(2)项测试 3 ESD保护原理 ESD保护电路的设计目的就是要避免上作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD电流，还要能钳位工作电路的电压，防止工作电路由于电压过载而受损。这条电路通路还需要有很好的工作稳定性，能在ESD发生时陕速响应，而且还不能对芯片正常工作电路有影响。 4 CMOS电路ESD保护结构的设计 根据ESD的测试方法以及ESD保护电路的原理可知，在芯片中我们需要建立六种低阻ESD电流通路，它们分别是： 1) 引脚焊块(PAD)到VSS的低阻放电通路 2) VSS到PAD的低阻放电通路
电路中的ESD保护 ESD的意思是“静电释放”。集成电路器件工作在一定的电压、电流和功耗限定范围内，大量聚集的静电荷在条件适宜是就会产生高压放电，静电放电通过器件引线的高压瞬时传送，可能会使氧化层断开，造成器件的功能失常。 静电的产生主要包括：摩擦起电、感应起电和接触起电。 ESD保护器件的原理，ESD保护二极管是一种新型的集成化的静电保护器件，其内部相当于是一个齐纳稳压二极管，当输入电流超过它的额定电压时，就会被击穿，把过多的电能量导回大地，以起到保护电路的作用。 ESD保护器件一般接在外部接口处，防止外部产生的静电对电路内部造成影响。 ESD器件的主要性能参数 1、最大工作电压，即是允许长时间连续施加在保护器件两端的电压，在此工作状态下，ESD保护器件不导通，保持高祖状态。 2、击穿电压，即是ESD器件开始工作时的导通电压。 3、钳位电压，即是ESD器件流过峰值电流时，其两端呈现的电压，超过此电压，可能造成ESD器件的永久性损伤。 4、漏电流，在指定的直流电压下，通过ESD器件的电流，一般是nA级的，此电流越小，对被保护电路的影响越小。 5、电容，在给定电压、频率条件下测得的值，此值越小，对被保护的信号传输影响就越小。 6、响应时间，指ESD器件对输入电压钳制到预定电压的时间。 ESD保护器件 TVS管即瞬态抑制二极管是一种二极管形式的高效保护器件，利用P-N结的反向击穿工作原理，将静电高压导入大地，从而保护了电器内部对静电敏感的器件。当TVS二极管的瞬时电压超过电路正常工作电压时，TVS二极管便发生雪崩，提供给瞬时电流一个超低电阻通路，其结果就是瞬时电流通过二极管被引开，避开可被保护器件，并且在电路恢复正常值之前使被保护回路一直处于截止状态，当瞬时脉冲结束以后，TVS二极管自动回复高阻状态，整个回路进入正常电压。TVS二极管的工作特性曲线如下图所示
集成电路的ESD保护 概述 静电放电(ESD)会对集成电路(IC)造成破坏性的能量冲击，良好的IC设计能够在IC 装配到应用电路的过程中保护IC免遭ESD冲击的破坏。安装后，IC还必须能够承受ESD穿过静电防护电路进入最终电路的冲击。除此之外，机械防护、电源去耦电容都有助于提高ESD保护能力，但是，如果电容选择不当将会造成IC更容易损坏。为了给IC提供合理的ESD保护，需要考虑以下内容。 ?冲击IC的ESD传递模式 ?内部ESD保护 ?应用电路与IC内部ESD保护的相互配合 ?修改应用电路提高IC的ESD保护能力 ESD传递模式 静电放电强度以电压形式表示，该电压由电容的储能电荷产生，最终传递到IC。作用到IC的电压和电流强度与IC和ESD源之间的阻抗有关。对电荷来源进行评估后建立了ESD测试模型。 ESD测试中一般使用两种充电模式(图1)，人体模式(HBM)下将电荷储存在人体内(100pF等效电容)，通过人体皮肤放电(1.5kΩ等效电阻)。机器模式(MM)下将电荷储存在金属物体，机器模式中的放电只受内部连接电感的限制。 图1. ESD测试模型 以下概念对于评估ESD向IC的传递非常有用：
1. 电压高于标称电源电压时，IC阻抗较低。 对于图1中的HBM模式：Z S = Z HBM = 1.5kΩ 2. 在MM模式下，电流受特征阻抗(约50Ω)的限制。 上述特征阻抗的计算可以从低阻L-C电路的能量(E)推导出来： 3. 如果ESD电流主要流入电源去耦电容，IC电压由储存的电荷量决定： Q = C x V和Q Final = Q Initial V1 x (C0 + C1) = V ESD x C0 (见图1) 4. 能够在瞬间导致IC损坏的能量相当于微焦级，有外部电源去耦电容时，考 虑这一点非常重要，图1中从电源电容(C1)传递到IC的能量是： 5. 耗散功率(P)会产生一定热量，假设能量经过一段较长的时间(t)释放掉，热量 将随之降低： ESD能量传递到低阻电路时需要考虑其电流(上述第1、2条)；对于高阻而言，能量以电压形式通过电荷转移传递到电源去耦电容和寄生电容(第3条)。对IC造成损坏的典型能量是在不到一个毫秒的时间内将微焦级能量释放到IC (第4、5条)。 IC内部保护电路 标准保护方案是限制到达IC核心电路的电压和电流。图1所示保护器件包括：?ESD二极管—在信号引脚与电源或地之间提供一个低阻通道，与极性有关。 ?电源箝位—连接在电源之间，正常供电条件下不汲取电流，出现ESD冲击时呈低阻。 ESD二极管 如果对IC引脚进行HBM测试，测试电路的初始电压是2kV，通过ESD二极管的电流约为1.33A (图2)：
完整ESD及EMI保护方案 对于电子产品而言，保护电路是为了防止电路中的关键敏感型器件受到过流、过压、过热等冲击的损害。保护电路的优劣对电子产品的质量和寿命至关重要。随着消费类电子产品需求的持续增长，更要求有强固的静电放电(ESD)保护，同时还要减少不必要的电磁干扰(EMI)/射频干扰(RFI)噪声。此外，消费者希望最新款的消费电子产品可以用小尺寸设备满足越来越高的下载和带宽能力。随着设备的越来越小和融入性能的不断增加，ESD以及许多情况下的EMI/RFI抑制已无法涵盖在驱动所需接口的新一代IC当中。另外，先进的系统级芯片(SoC)设计都是采用几何尺寸很小的工艺制造的。为了优化功能和芯片尺寸，IC设计人员一直在不断减少其设计的功能的最小尺寸。IC尺寸的缩小导致器件更容易受到ESD电压的损害。过去，设计人员只要选择符合IEC61000-4-2规范的一个保护产品就足够了。因此，大多数保 护产品的数据表只包括符合评级要求。由于集成电路变得越来越敏感，较新的设计都有保护元件来满足标准评级，但ESD冲击仍会形成过高的电压，有可能损坏IC。因此，设计人员必 须选择一个或几个保护产品，不仅要符合ESD脉冲要求，而且也可以将ESD冲击钳位到足够低的电压，以确保IC得到保护。图1：美国静电放电协会(ESDA)的ESD保护要求先进技术实现强大ESD保护安森美半导体的ESD钳位性能备受业界推崇，钳位性能可从几种方法观察和量化。使用几个标准工具即可测量独立ESD保护器件或集成器件的ESD钳位能力，包括ESD保护功能。第一个工具是ESD IEC61000-4-2 ESD脉冲响应截图，显示的是随 时间推移的钳位电压响应，可以看出ESD事件中下游器件的情形。图2：ESD钳钳位截图 除了ESD钳位屏幕截图，另一种方法是测量传输线路脉冲(TLP)来评估ESD钳位性能。由于ESD事件是一个很短的瞬态脉冲，TLP可以测量电流与电压(I-V)数据，其中每个数据点都是从短方脉冲获得的。TLP I-V曲线和参数可以用来比较不同TVS器件的属性，也可用于预测电路的ESD钳位性能。图3：典型TLP I-V曲线图安森美半导体提供的高速接口ESD 保护保护器件阵容有两种类型。第一类最容易实现，被称为传统设计保护。在这种类型设计中，信号线在器件下运行。这些器件通常是电容最低的产品。另一类是采用 PicoGuard® XS技术的产品。这种类型设计使用阻抗匹配(Impedance Matched)电路，可保证100 Ω的阻抗，相当于电容为零。这类设计无需并联电感，有助于最大限度地减少封装引起的ESD电压尖峰。图4：传统方法与PicoGuard® XS设计方法的 对比安森美半导体的保护和滤波解决方案均基于传统硅芯片工艺技术。相比之下，其它类型的
MOS芯片的ESD保护电路设计 随着CMOS集成电路产业的高速发展，越来越多的CMOS芯片应用在各种电子产品中，但在电子产品系统的设计过程中，随着CMOS工艺尺寸越求越小，单位面积上集成的晶体管越来越多，极大地降低了芯片的成本，提高了芯片的运算速度。 但是，随着工艺的进步和尺寸的减小，静电释放(ESD)，Elecyro Static Discharge)问题变得日益严峻。据统计，在集成电路设计中大约40%的失效电路是ESD问题造成的。 MOS晶体管是绝缘栅器件，栅极通过薄氧化层和其他电极之间绝缘。如果栅氧化层有较大的电压，会造成氧化层击穿，使器件永久破坏。 随着器件尺寸减少，栅氧化层不断减薄，氧化层能承受的电压也不断下降，引起氧化层本征击穿的电场强度约为1 X 107V/cm。如栅氧化层厚度是50 nm 则可承受的最大电压约50 V，当栅氧化层厚度减少到5 nm，则所能承受的最大电压约为5 V。因此外界的噪声电压容易引起栅击穿。 特别是外界各种杂散电荷会在栅极上积累，由于MOS 晶体管的栅电容很小，只要少量的电荷就能形成很大的等效栅压，引起器件和电路失效，这就是ESD问题。例如，人体所带的静电荷可产生高达几kV的电压，在80%的湿度情况下，人走过化纤地毯可能产生1.5 kV静电压。ESD对CMOS集成电路的损伤，不仅会引起MOS器件栅击穿，还可能诱发电路内部发生闩锁效畸应。 另外，静电释放产生的瞬时大电流可能造成芯片局部发热，损害器件和电路。在一般的条件下，ESD不会导致器件即时失效，它往往潜伏在集成电路器件中，这种存在有潜在缺陷的器件在使用时容易失效。 特别是在深亚微米CMOS工艺中，由于溥栅氧化层的击穿电压较低，必须加入有效的在片ESD保护电路以箝位加到内部电路栅氧化层上的过充电压。 1 ESD放电模式与设计方案 电路的输入或输出端与电源和地之间的ESD应力有4种模式 在集成电路中和外界相连的输入、输出端子比内部器什更容易受到ESD损伤。一般电路的输入或输出端与电源和地之间的ESD应力有4种模式： (1)某一输入(或输出)端对地的正脉冲电压(PS模式)：VSS接地，ESD正电压加到该输入输出端，对VSS放电，VDD与其他管脚悬空。 (2)某一输入(或输出)端对地的负脉冲电压(NS模式)：VSS接地，ESD负电压加到该输入输出端，对VSS放电，VDD与其他管脚脚悬空。 (3)某一个输入或输出端相对VDD端的正脉冲电压(PD模式)：VDD接地，ESD正电压加到该输入输出端，对VDD放电，VSS与其他管脚悬空。 (4)某一个输入或输出端相对VDD端的负脉冲电压(ND模式)：VDD接地，ESD负电压加在该输入输出端，对VDD放电，VSS与其他管脚悬空。 防止集成电路芯片输入、输出端受到ESD应力损伤的方法是在芯片的输入和输出端增加ESD保护电路。保护电路的作用主要有两方面：一是提供ESD电流的释放通路;二是电压钳位，防止过大的电压加到MOS器件上。 对CMOS集成电路连接到压点的输入端常采用双二极管保护电镀，图2所示为常见的ESD 保护电路的结构：双二极管保护电路。 二极管D1是和PMOS源、漏区同时形成的，是p+n-结构，二极管D2是和NMOS源、漏区
Application Report SLVA680–February 2015 ESD Protection Layout Guide Guy Yater High Volume Linear ABSTRACT Successfully protecting a system against electrostatic discharge (ESD)is largely dependent on the printed circuit board (PCB)design.While selecting the proper transient voltage suppressor (TVS)founds the basis of an ESD protection strategy,its scope is not covered here.ESD selection guides are available in Technical Documents at https://www.doczj.com/doc/708348323.html,/esd for guidance in choosing the correct type of TVS diode for a particular system.With the proper TVS selected,designing a PCB Layout that leverages the strategies outlined in this ESD Layout Guide will provide the PCB designer with an avenue towards successfully protecting a system against ESD. Contents 1 Introduction ...................................................................................................................11.1Optimizing Impedance for Dissipating ESD .....................................................................31.2Limiting EMI from ESD .............................................................................................41.3Routing with VIAs ...................................................................................................51.4Optimizing Ground Schemes for ESD (6) 2Conclusion (8) 1Introduction An ESD event rapidly forces current (see Figure 1),I ESD ,into a system,usually through a user interface such as a cable connection,or a human input device like a key on a keyboard.Protecting a system against ESD using a TVS relies upon the TVS being able to shunt I ESD to ground.Optimizing a PCB Layout for ESD suppression is largely dependant on designing the path to ground for I ESD with as little impedance as possible.During an ESD event,the voltage presented to the protected integrated circuit (Protected IC),V ESD ,is a function of I ESD and the impedance presented to it.Since the designer has no control over I ESD ,lowering the impedance to ground is the primary means available for minimizing V ESD .Lowering the impedance presents several challenges.Mainly,it cannot be of zero impedance,or the signal line being protected would be shorted to ground.In order for the circuit to have a realistic application,the protected line needs to be able to maintain some voltage,usually under a high impedance to ground.This is where the TVS becomes applicable. Figure 1.IEC 61000-4-2Compliant Level 4(8kV ESD)Waveform 1 SLVA680–February 2015 ESD Protection Layout Guide Submit Documentation Feedback Copyright ?2015,Texas Instruments Incorporated
ESD 防护与电路设计 陶显芳 2013.04.10
静电的产生与防护GB/T17626.2 IEC61000-4-2
物体B 两种不同性质的物体接触在一起，因原子外层电子的能级不同，在其接触的界面处就会产生接点电位差，并产生势垒电荷；当把接触在一起的两种物体进行分离时，两个物体都会带电，这种带电称为静电。由于绝缘体中被极化带电的分子来不及中和，所以绝缘体带电要比导体严重。 带电物体通过电场的作用，会对其周边的物体产生感应，使周边物体产生极化带电；在电场不断产生变化的时候，如果极化带电变化的速度跟不上电场变化的速度，物体就会产生分离带电，即：一个带正电，另一个带负电。很多高分子绝缘材料，其极化带电变化的速度比较慢，所以很容易感应带电，因此，当两种不同性质的高分子绝缘体互相接触后再分离，其带电比其它物质严重，经过
静电抗扰度试验的目的 在天气比较干燥的冬天， 通过皮鞋与地毯摩擦，或不同 材料的衣服互相摩擦，人体很 容易会带上静电，其电压最高 可达15kV。如果人体带上这 个高压静电之后，再触摸一些 敏感电子设备，这些电子设备 中的敏感元器件就很容易被击 穿损坏。右图是电子产品静电 抗扰度试验室的设备配置图， 静电抗扰度试验主要就是模拟 人体带电（静电）对电子产品 的影响或损伤。 静电抗扰度试验一般都称为 ESD（Electro-Static– discharge，静电释放）。
（a）图1 （b）
静电抗扰度试验要点 静电抗扰度试验的关键设备是静 电放电枪，右图是静电放电枪的工 作原理图，试验时，150P电容被充 上2000V以上的电压（模仿人体带 电），然后通过探头与被测设备的 外壳，输入、输出接口，直接触或 部分接触进行放电；或通过探头与 被测设备内部电路的分布电容，以 及被测设备与地之间的电容产生静 电感应，使设备中的敏感元器件感 应带电；或通过对被测设备周边的 导体进行放电所产生的高频电磁场 对被测设备的干扰，以此方法来检 测设备对静电放电或静电感应的承 受能力。
CMOS电路中ESD保护结构的设计 作者 王大睿 上海交通大学 微电子工程系 摘 要：本文研究了在CMOS 工艺中I/O 电路的 ESD保护结构设计以及相关版图的要求，其中重点讨论了PAD到VSS电流通路的建立。 关键词：ESD保护电路，ESD设计窗口，ESD 电流通路 Construction Strategy of ESD Protection Circuit Abstract：The principles used to construct ESD protection on circuits and the basic concept ions of ESD protection design are presented. Key words：ESD protection/On circuit, ESD design window, ESD current path 1引言 静电放电（ESD，Electrostatic Discharge）给电子器件环境会带来破坏性的后果。它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，互补金属氧化物半导体（CMOS，Complementary Metal-Oxide Semiconductor）的特征尺寸不断缩小，金属氧化物半导体(MOS, Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。 2ESD的测试方法 ESD模型常见的有三种，人体模型（HBM ，Human Body Model)、充电器件模型(CDM，Charge Device Model)和机器模型(MM，Machine Mode)，其中以人体模型最为通行。一般的商用芯片，要求能够通过2kV静电电压的HBM检测。对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。 图1 人体模式(HBM)的等效电路。人体的等效电阻为 1.5k?。 进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚之间都应该进行放电测试，每次放电检测都有正负两种极性，所以对I/O引脚会进行以下六种测试：
USB3.0应用的ESD保护原理图 USB是通用串行总线的简称，这是目前个人计算机与其它外部设备联机使用最为广泛的一种传输接口。该接口最初由英特尔与微软公司倡导发起，其最大的特点是支持热插拔和随插即用，使用者不需要重新开机便可以直接安装或加载硬件驱动程序，使用起来比PCI和ISA 总线要方便很多。 USB 3.0接口分成主机(Host)端与设备(Device)端，必须先有主机端的支持，外围的设备端才能搭配。从芯片大厂英特尔及AMD已开始推出支持USB 3.0的南桥芯片，微软Windows 7也开始提供支持USB3.0的驱动，以及最近市面上的计算机及外围产品中已越来越多地标榜具有USB 3.0功能，可知USB 3.0取代USB 2.0已是既定的趋势。 USB3.0的数据传输速率比USB2.0快十倍，正好满足日益增长的对高画质、大容量存储的需求。无论是数字照片文档、影片文件、电子邮件数据或其它重要数据的复制或备份，甚至是整个计算机系统的备份，均可大幅缩减时间，提升工作效率。除了在计算机上的应用之外，手机与相机也大都使用USB与计算机连接传输数据，并利用USB进行充电。 为实现十倍于USB 2.0的传输速度，必须使用更先进的工艺来设计和制造USB 3.0控制芯片，这也造成USB 3.0的控制芯片对静电放电(ESD)的耐受能力快速下降。此外，当USB 3. 0被广泛用于传输影音数据时，对数据传输容错率会有更严格的要求，使用额外的保护组件来防止ESD事件对数据传输的干扰变得很有必要。除了传输速度的要求之外，USB另一个最重要的特点就是随插即用、随拔即关。但由于在USB传输线内部经常会累积静电，造成在热插拔动作下必然会有一些ESD现象发生，电子系统经常因此而发生工作异常、甚至造成USB连接端口组件毁坏，像ESD等瞬时噪声就是来自这个热插拔动作。 USB3.0连接端口保护组件的要素 ESD保护组件必须同时符合下面五项要求才适合用在USB3.0端口： 首先，ESD保护组件本身的寄生电容必须小于0.3pF，才不会影响USB3.0高达4.8Gbps的传输速率。其次，保护组件的ESD耐受能力必须够高，至少要能承受IEC61000-4-2接触模式8kV ESD的攻击。第三也是最重要的一项要求，在ESD事件发生期间保护组件必须提供够低的箝制电压，不能造成传输数据错误或遗漏，甚至造成系统产品内部电路损坏。第四，保护组件动作后的导通阻值必须够低，这样，除了可以降低箝制电压外，最大的优点是可让组件在遭受高能量ESD攻击时仍能保持低箝制电压，以避免出现保护组件未受损但系统内部电路已无法正常工作甚至损坏的情况。第五，单个芯片即可解决USB 3.0连接端口中所有信号线/电源线的ESD保护需求，尤其是使用在Micro USB接口时，这将大大降低设计布局的复杂度。 以上五项基本要求缺一不可，若有任何一项无法满足，则USB 3.0端口就无法被完善地保护。不过，同时符合以上五项要求的ESD保护组件其本身的设计难度相当高，若非具有丰富经验与扎实技术的设计团队将无法实现。
ESD电路保护设计中的若干关键问题 兼顾ESD抑制器件的电容和布局因素的超高速数据传输线路保护电路设计师在设计实用而可靠的产品过程中面临着许多静电放电（ESD）问题。不仅如此，电子产品市场向更高数据吞吐量和信号速度发展的趋势更使这本已复杂的问题雪上加霜。ESD保护基本上分为两类：即在制造过程中的保护以及在"现实"环境中的保护。 除了保护数据传输线路之外，ESD抑制器件必须保持其信号的完整性。把ESD抑制器设置得距其保护的线路过远有可能降低其有效性。电路板迹线（Board Trace）电感会在芯片上引起额外的电压，即"过冲"。为避免发生这一现象，应尽量把ESD抑制器安放得靠近受保护线路。底线是ESD"解决方案"的选择不再像选择一个额定参数与电路工作电压相符的抑制器那么简单。目前，一种比较有效的解决方案是把电路板的布局以及ESD抑制器件的非抑制电特性考虑在内。在深入研究ESD保护的详细内容之前，回顾一下它的基本知识将有所帮助。 ESD在制造过程中的保护 每当两种不同的材料相互接触后分开时，就会产生这种所谓的"摩擦生电"效应。电荷随后转移至电位较低的物体这一现象被称为"静电放电"。 摆在设计、质量和可靠性组织面前的课题是如何应对其电子产品上的静电转移效应。如果ESD脉冲进入到电子装置的内部，则会对内部电路造成实际损坏。据ESD协会估计：由用户活动所产生的ESD导致的产品受损平均占到27%～33%。不管产品损耗发生在用户端还是在制造过程中，ESD都会招致产品可靠性的下降并减少公司的利润。为了对降低由ESD 导致的损耗提供帮助，芯片制造商可以在其集成电路模片中采用TVS结构。这将使得它们性能更加稳定，并有助于提高芯片生产和电路板制造过程的成品率。 ESD在现实环境中的保护 当把电子产品从制造环境中挪到实际日常应用中将产生很大问题。由最终用户生成并引入电子装置的ESD比在受控制造环境中发现的ESD要严重得多。这就意味着一个能在制造过程中实现高成品率的设计有可能在现场使用时产生较大的损耗。因此，人们对ESD的关注焦点已经从芯片强化（Chip Hardening）向系统强化（System Hardening）转变。 ESD抑制：IC或ASIC即使经受住了制造过程的考验也不能保证就能通过用户"实际"使用的检验。目前，设计师有无数现成的ESD保护方案可以选择，包括隔离电路、滤波电路和抑制元件（如多层可变电阻、硅二极管和新推出的聚合物抑制器）。 虽然这些方法均能增强电子装置的抗ESD性能，但在选择过程中还需考虑一些固有特性。显而易见的特性包括外形尺寸、引出脚配置、焊点布局和漏电流。但是，随着人们对于电路提供更高的信息吞吐量的要求日益迫切，另一个特性变得非常重要，这就是电容。 电容和信号完整性：不管是过去还是现在，抑制器的固有封装电容都可被设计师所利用。在信号频率与任何的干扰频率（像EMI"噪声"和ESD瞬变）之间具有高隔离度的场合，电容还能够起到滤波的作用。本质上起着类似低通滤波器作用的抑制器为瞬变抑制提供箝位功能，并可对耦合到受保护数据传输线路中的干扰高频信号进行EMI滤波。 例如，蜂窝电话的耳机终端工作于较低的频率（音频范围），而ESD和蜂窝电话的工作频率则高得多（900至1900MHz）。这里，从用户角度来看，大电容多层可变电阻和二极管是实施ESD保护的理想选择。它们所具有的一个额外优点是能够对耳机线输出的蜂窝电话辐射信号进行滤波。 然而，这一"优点"在信号速度提高时却会成为一个"缺点"。人们对于高信息吞吐量（视频、音频、数据）的需求对数据传输速率的提高起到了推动作用。这些"高速"数据传输线路
ESD电路保护设计中的若干关键问题 ESD抑制器件的电容和布局因素的超高速数据传输线路保护电路设计师在设计实用而可靠的产品过程中面临着许多静电放电（ESD）问题。不仅如此，电子产品市场向更高数据吞吐量和信号速度发展的趋势更使这本已复杂的问题雪上加霜。ESD保护基本上分为两类：即在制造过程中的保护以及在现实环境中的保护。 除了保护数据传输线路之外，ESD抑制器件必须保持其信号的完整性。把ESD抑制器设置得距其保护的线路过远有可能降低其有效性。电路板迹线（Board Trace）电感会在芯片上引起额外的电压，即过冲。为避免发生这一现象，应尽量把ESD抑制器安放得靠近受保护线路。底线是ESD解决方案的选择不再像选择一个额定参数与电路工作电压相符的抑制器那么简单。目前，一种比较有效的解决方案是把电路板的布局以及ESD抑制器件的非抑制电特性考虑在内。在深入研究ESD保护的详细内容之前，回顾一下它的基本知识将有所帮助。 ESD在制造过程中的保护 每当两种不同的材料相互接触后分开时，就会产生这种所谓的摩擦生电效应。电荷随后转移至电位较低的物体这一现象被称为静电放电。 摆在设计、质量和可靠性组织面前的课题是如何应对其电子产品上的静电转移效应。如果ESD脉冲进入到电子装置的内部，则会对内部电路造成实际损坏。据ESD协会估计：由用户活动所产生的ESD导致的产品受损平均占到27%～33%.不管产品损耗发生在用户端还是在制造过程中，ESD都会招致产品可靠性的下降并减少公司的利润。为了对
降低由ESD导致的损耗提供帮助，芯片制造商可以在其集成电路模片中采用TVS结构。这将使得它们性能更加稳定，并有助于提高芯片生产和电路板制造过程的成品率。 ESD在现实环境中的保护 当把电子产品从制造环境中挪到实际日常应用中将产生很大问题。由最终用户生成并引入电子装置的ESD比在受控制造环境中发现的ESD要严重得多。这就意味着一个能在制造过程中实现高成品率的设计有可能在现场使用时产生较大的损耗。因此，人们对ESD的关注焦点已经从芯片强化（Chip Hardening）向系统强化（System Hardening）转变。 ESD抑制：IC或ASIC即使经受住了制造过程的考验也不能保证就能通过用户实际使用的检验。目前，设计师有无数现成的ESD保护方案可以选择，包括隔离电路、滤波电路和抑制元件（如多层可变电阻、硅二极管和新推出的聚合物抑制器）。 虽然这些方法均能增强电子装置的抗ESD性能，但在选择过程中还需考虑一些固有特性。显而易见的特性包括外形尺寸、引出脚配置、焊点布局和漏电流。但是，随着人们对于电路提供更高的信息吞吐量的要求日益迫切，另一个特性变得非常重要，这就是电容。 电容和信号完整性：不管是过去还是现在，抑制器的固有封装电容都可被设计师所利用。在信号频率与任何的干扰频率（像EMI噪声和ESD瞬变）之间具有高隔离度的场合，电容还能够起到滤波的作用。本质上起着类似低通滤波器作用的抑制器为瞬变抑制提供箝位功能，并可
esd保护电路设计 ESD的危害。ESD基本上可以分为三种类型，一是各种机器引起的ESD，二是家俱移动或设备移动引起的ESD，三是人体接触或设备移动引起的ESD。这三种ESD对于半导体器件的生产和电子产品的生产都非常重要。电子产品在使用过程最容易受到第三种ESD的损坏，便携式电子产品尤其容易受到人体接触产生的ESD的损坏。在一般情况下ESD会损坏与之相连的接口器件，另一种情况是遭受ESD冲击后的器件可能不会立即损坏，而是性能下降导致产品过早出现故障。 静电放电（ESD）会给电子产品带来致命的危害，它不仅降低了产品的可靠性，增加了维修成本，而且不符合欧洲共同体规定的工业标准EN61000-4-2，产品就不能够在欧洲销售。所以电子设备制造商通常会在电路设计的初期就考虑E SD保护。本文将讨论ESD保护电路的几种方法。 一个问题是RS-232接口电路中接收器对发送器产生交叉串扰。同类产品RS -232接口电路中的ESD保护结构可能对某种波形的ESD或某个ESD冲击电压失效，经过ESD冲击后在接收器输入端和发送器输出端之间形成通路，从而导致接收器对发送器产生交调（图1）。如果RS-232接口电路中有关断电路，那么关断期间经过ESD冲击后更容易产生交调。产生交调后将导致通信失败，而且即使关断工作状态下发送器仍有输出，导致关断失效，使对方RS-232处在接收状态。 当集成电路（IC）经受ESD时，放电回路的电阻通常都很小，无法限制放电电流。例如将带静电的电缆插到电路接口上时，放电回路的电阻几乎为零，造成高达数十安培的瞬间放电尖峰电流，流入相应的IC管脚。瞬间大电流会严重损伤IC，局部发热的热量甚至会融化硅片管芯。ESD对IC的损伤还包括内部金属连接被烧断，钝化层受到破坏，晶体管单元被烧坏。ESD还会引起IC的死锁（L AT C HUP）。这种效应和C MO S器件内部的类似可控硅的结构单元被激活有关。高电压可激活这些结构，形成大电流信道，一般是从V CC到地。串行接口器件的死锁电流可高达1A。死锁电流会一直保持，直到器件被断电。不过到那时，IC通常早已因过热而烧毁了。ESD冲击后可能存在两个不易被发现的问题，一般用户和IEC测试机构使用传统的“环路反馈方法”和“插入方法”进行测试，通常检 测不出这两个问题。 另一个问题是RS-232接口电路对电源产生反向驱动。某些RS-232接口电路中的ESD保护结构经过ESD冲击后可能在输入端与供电电源V CC之间形成电流通路（图2），对供电电源产生反向驱动。如果供电电源没有吸入电流的能力（通常来讲电源输出回路里有一个正向二极管），这将导致电源电压V CC上升，从而损坏RS-232接口电路和系统内的其它电路。因为RS-232接口电路输入端的电压在5V到25V之间，使V CC有可能高于9V，超出电源电压的最大范围而烧坏电路。ESD保护电路最有效的保护措施是介质隔离：用绝缘介质把内部电路和外界隔离开。1mm厚的普通塑料如PV C，聚酯或AB S能够保护8KV的ESD。但是实际的介质不可能没有间隙和接缝，所以材料的蠕变和间隙距离非常重要。L CD显示屏，触摸屏等都有很厚的边角（12mm）隔离内部电路。 ESD保护的第二个方法是屏蔽，防止大的ESD电流冲击内部电路。ESD冲击金属屏蔽外壳时，最初几毫秒
CMOS电路中ESD保护结构的设计原理与要求 关键字：静电放电可控硅闩锁CMOS电路 ESD(静电放电)是CMOS电路中最为严重的失效机理之一，严重的会造成电路自我烧毁。论述了CMOS集成电路ESD保护的必要性，研究了在CMOS电路中ESD保护结构的设计原理，分析了该结构对版图的相关要求，重点讨论了在I/O电路中ESD保护结构的设计要求。 1 引言 静电放电会给电子器件带来破坏性的后果，它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，CMOS电路的特征尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，MOS管能承受的电流和电压也越来越小，而外围的使用环境并未改变，因此要进一步优化电路的抗ESD性能，如何使全芯片有效面积尽可能小、ESD性能可靠性满足要求且不需要增加额外的工艺步骤成为IC设计者主要考虑的问题。 2 ESD保护原理 ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD电流，还要能箝位工作电路的电压，防止工作电路由于电压过载而受损。在电路正常工作时，抗静电结构是不工作的，这使ESD保护电路还需要有很好的工作稳定性，能在ESD发生时快速响应，在保护电路的同时，抗静电结构自身不能被损坏，抗静电结构的负作用(例如输入延迟)必须在可以接受的范围内，并防止抗静电结构发生闩锁。 3 CMOS电路ESD保护结构的设计 大部分的ESD电流来自电路外部，因此ESD保护电路一般设计在PAD旁，I/O电路内部。典型的I/O电路由输出驱动和输入接收器两部分组成。ESD 通过PAD导入芯片内部，因此I/O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。具体到I/O电路，就是与PAD相连的输出驱动和输入接收器，必须保证在ESD发生时，形成与保护电路并行的低阻通路，旁路ESD电流，且能立即有效地箝位保护电路电压。而在这两部分正常工作时，不影响电路的正常工作。 常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅等。由于MOS管与CMOS工艺兼容性好，因此常采用MOS管构造保护电路。 CMOS工艺条件下的NMOS管有一个横向寄生n-p-n(源极-p型衬底-漏极)晶体管，这个寄生的晶体管开启时能吸收大量的电流。利用这一现象可在较小面积内设计出较高ESD耐压值的保护电路，其中最典型的器件结构就是栅极接地NMOS(GGNMOS，GateGroundedNMOS)。
什么是ESD（静电放电）及ESD保护电路的设计静电放电(ESD，electrostatic discharge )是在电子装配中电路板与元件损害的一个熟悉而低估的根源。它影响每一个制造商，无任其大小。虽然许多人认为他们是在ESD安全的环境中生产产品，但事实上，ESD有关的损害继续给世界的电子制造工业带来每年数十亿美元的代价。 ESD究竟是什么？静电放电(ESD)定义为，给或者从原先已经有静电(固定的)的电荷(电子不足或过剩)放电(电子流)。电荷在两种条件下是稳定的： 当它“陷入”导电性的但是电气绝缘的物体上，如，有塑料柄的金属的螺丝起子。 当它居留在绝缘表面(如塑料)，不能在上面流动时。 可是，如果带有足够高电荷的电气绝缘的导体(螺丝起子)靠近有相反电势的集成电路(IC)时，电荷“跨接”，引起静电放电(ESD)。 ESD以极高的强度很迅速地发生，通常将产生足够的热量熔化半导体芯片的内部电路，在电子显微镜下外表象向外吹出的小?弹孔，引起即时的和不可逆转的损坏。 更加严重的是，这种危害只有十分之一的情况坏到引起在最后测试的整个元件失效。其它90%的情况，ESD损坏只引起部分的降级- 意味着损坏的元件可毫无察觉地通过最后测试，而只在发货到顾客之后出现过早的现场失效。其结果是最
损声誉的，对一个制造商纠正任何制造缺陷最付代价的地方。 可是，控制ESD的主要困难是，它是不可见的，但又能达到损坏电子元件的地步。产生可以听见“嘀哒”一声的放电需要累积大约2000伏的相当较大的电荷，而3000伏可以感觉小的电击，5000伏可以看见火花。 例如，诸如互补金属氧化物半导体(CMOS, complementary metal oxide semiconductor)或电气可编程只读内存(EPROM, electricall programmable read-only memory)这些常见元件，可分别被只有250伏和100伏的ESD电势差所破坏，而越来越多的敏感的现代元件，包括奔腾处理器，只要5伏就可毁掉。 该问题被每天的引起损害的活动复合在一起。例如，从乙烯基的工厂地板走过，在地板表面和鞋子之间产生摩擦。其结果是纯电荷的物体，累积达到3~2000伏的电荷，取决于局部空气的相当湿度。 甚至工人在台上的自然移动所形成的摩擦都可产生400~6000伏。如果在拆开或包装泡沫盒或泡泡袋中的PCB期间，工人已经处理绝缘体，那么在工人身体表面累积的净电荷可达到大约26000伏。 因此，作为主要的ESD危害来源，所有进入静电保护区域(EPA, electrostatic protected area)的工作人员必须接地，以防止任何电荷累积，并且所有表面应