基于CPLD的正交解码器/计数器接口芯片电机控制设计
蔡明发陈庞
明新科技大学
新中兴路Hsinfeng,新竹,台湾, R. O. C.
摘要--在本文中我们提出了一个采用Altera FLEX lOKA CPLD的正交解码器/计数器接口芯片(ASIC)的设计，在数字运动控制系统中执行解码、计算和总线接口函数。该ASIC包含一对数字过滤器、正交译码器,一个向上/向下计数器,一个门闩和抑制电路,一个8位数字处理系统总线接口。数字滤波器的设计是基于有限状态机模型与数据路径(FSMD)。用于检测电机转动方向的新方案也被提出。该ASIC可以应用到数字电机控制系统获取的旋转速度或马达，其配备了一个光学编码器的位置。数据采集可以由两个连续读取周期扩展到16比特整数格式。仿真和实验测试显示验证ASIC功能正常。
关键词：电机控制，解码器/计数器接口芯片，CPLD
一、引言
在宽调速范围的高性能数字电机控制系统，某些接口集成电路(IC)，通过它仍需要得到电机反馈的位置或速度的信号，虽然无传感器控制得到了越来越多的关注。有许多类型的电机的传感器，例如转速计，电位计，旋转变压器和光学编码器，用于获取电机的旋转角度或转速。其中，光学式编码器是最常用的，因为它的输出信号是数字式的高抗干扰性和高的分辨率。
有三种类型的光学编码器的运动控制常用。他们是顺时针/逆时针(CW / CCW)，脉冲，方向（脉冲/方向），以及正交A/ B相。其中，最后一个是最流行的，因为它可以产生4分辨速率。
在过去的二十年中，大多数的数字电机控制是通过使用微处理器[2]完成的，如图1所示。一些接口集成电路,如惠普HCTL2000 HCTL2016,正交解码和计算光学编码器的输出信号也可以在商业市场。然而，整个控制系统的建设是复杂的，成本并不便宜。近来，在超大规模集成电路技术的进步使得有可能对数字控制器，接口IC，或其他应用程序特定的集成电路(ASIC)的设计采用复杂可编程逻辑器件(CPLD)或现场可编程门阵列(FPGA)中相同的芯片。
虽然正交解码器/计数器接口芯片在文学的设计并不缺乏，但这项工作是在晶体管级进行。在本文中，我们提出了接口IC在门的设计和寄存器级别，采用Altera公司的FLEX10KA CLPD设备。通过该计划，本电路的实现比以前更轻松。
接口IC可以执行过滤，正交解码，位置计数，总线接口功能。仿真和实验测试，验证了本接口芯片的正常工作。该电路可以被集成为应用程序特定的数字控制IC用于运动控制的电路的一部分。
图1、基于微处理器的电机控制系统
二、所需的功能
图2显示了系统功能框图的接口集成电路,具有两相界面的光学编码器和一个8位接口标准微处理器或特定于应用程序的数字系统。接口IC所要求的功能的描述如下。
由于许多电机通常工作在嘈杂的环境中，由于电磁耦合或振动，这可能会引入编码器的输出不必要的噪音。A.一对数字滤波器，一个用于通道A，而另一个用于信道B，都需要过滤掉的输入信号中的噪声。正交解码器电路也需要解码传入滤波的信号来确定电机的转动方向和由四个因素乘以输入信号的分辨率。一种位置计数器，然后根据需要来向上或向下计数，根据从解码器输出中的一个的旋转方向指示所得到的译码的脉冲。
图2、接口IC的系统功能块
图3、数字滤波器的电路架构
脉冲数被统计后,系统可以通过两种方式利用计数器。首先，使用16位的锁存器抑制逻辑芯片上允许访问与8位总线16位计数。其次，当一定要8位计数时，一个简单的8位模式可通过禁用抑制逻辑。芯片上的禁止逻辑抑制从计数器的时间间隔内数据的传送到数据锁存器的位置，该锁存输出被读取。抑制逻辑允许微处理器或数字系统首先读取从锁存器高字节，然后读低位字节构成锁存。同时，计数器可以继续跟踪从信道A和信道B的输入信号的正交解码器状态。在下文中，只对数字滤波器，正交解码器和抑制逻辑设计进行叙述。位置计数器和锁存电路，这是很常见的，这里不再叙述。
三、本接口IC的设计
A、数字滤波器
数字滤波器是基于数据路径的有限状态机模型(FSMD)的设计。图3示出了数字滤波器，它由一个2:1多路复用器和一个D触发器构成，由一个识别器来检查控制单元的电路结构，如果从光学编码器的输入具有短持续时间的脉冲，然后控制所述输入数据流通过数据路径。如果输入电平有至少三个连续的时钟周期相同的值（1或0），则输入不被认为是一个噪声。在这种情况下，识别器的输出为高电平，然后允许输入数据流通过数据通路。数据值成为过滤器新的输出，否则将被认为是过滤器的噪声输入和数据通路的输出保持不变。
我们假定控制单元的设计遵循有限状态机(FSM)模型，包括一个下一状态逻辑，状态寄存器，以及输出逻辑。该模型的结构开始于一个状态图和/或下一状态和输出的表的生成。图4(a)所示，其中包含七个优化的状态，每个状态都有不同的下一个状态或输出每个输入识别器的状态图。用适当的状态编码的相应下一状态/输出表如图4(b)。完成状态最小化和状态编码的过程之后，我们就可以选择有限状态机模型执行适当类型的触发器。因为D触发器需要较少的连接，它们被
选择为我们的设计。通过使用D触发器充当了状态寄存器激发表，激励和输出方程，如图4(c)所示。数字滤波器电路和模拟结果示于图。分别为图5(a)和(b)。如从图中可以看出。5(b)所示，对输入信号(x)的短持续时间的噪声消耗3个时钟的延迟为代价输出(dfout)。
图4、数字滤波器的识别器的设计：(a)状态图，(b)下一状态1输出表，(c)激发表，激励和
输出方程
图5、(a)该数字滤波电路，(b)仿真结果
图6、该方案确定的旋转方向
B、正交解码器
正交解码器部分包括一个方向译码器和一个4-时间变化率的电路。它的样品在两个正交信号的数字滤波器的输出，并观察这些输出在时钟的上升沿变化。两个正交信号可以被编码为四个状态。状态变化可以通过以前的采样状态比较当前采样状态进行检测。这频率可以依次通过四个因素乘以输入信号得到。
用于检测电动机的旋转方向的新方法示于图6。可以看出，8，14，07和1中的
顺时针方向上的编码状态不同于2，11，13，和4的状态。因此，我们可以使用一个4到16多路分解器和一些输出逻辑来检测方向。计数方向（向上或向下）也可以通过观察过去和当前的状态决定。设计电路示于图7的底部。
图7的上半部分示出了4-时间变化率电路的设计，它的输出是要取到一个向上/向下位置计数器。
?、抑制逻辑
抑制逻辑部分样品的OE和SE在时钟的下降沿的微处理器或数字系统中读命令信号和抑制位置数据锁存器，以避免在两个字节的读周期被更新为16锁存的数据位数据的访问。
图7、正交解码器和四时间率电路
图8、(a)状态图，(b)下一个状态/输出表，(c)激发表和激励方程：抑制逻辑的设计
抑制逻辑的设计也遵循上文所述的有限状态机模型。状态图和下一个状态/输出表分别如图8(a)和(b)所示。可以看出，有三个最小的状态和仅两个触发器都需要对模型的实现。同样，我们用D触发器作为由于它的简单状态寄存器。激发表和方程式的输入逻辑示于图8(C)。输出是一样的作为第二触发器的输出状态。
四、模拟与试验研究
通过使用Altera的MAX PLUS II开发的软件工具绘制接口IO集成电路的总体电路示于图9。在这个工具中提供的波形仿真验证了每个电路符号的对应数字。整体仿真结果来测试接口的IC的功能被显示在图10，通过给两个正交输入信号(CHA和CHB)和一个时钟信号的频率比输入正交信号高得多。可以看出，4 - 时间变化率信号(4xff)，其频率是与输入脉冲的成功生成另外四次，方向信号(DIR)是低电平，如果相位的信号被领先B相信号和积极的高，如果相位的信号滞后于B相的信号。位置向上/向下计数器向上计数从0到9，而DIR信号为低电平，然后向下计数到0，而DIR信号为高电平有效。位置数据锁存器输出（锁存）保持在6当OE/信号为低电平有效的16位数据的访问。同时抑制逻辑输出信号(inh)为高电平并保持高电平，直到低字节数据已被读出的第二个读周期。仿真结果表明，正交解码器/计数器接口芯片的功能是正确的。
图9、正交解码器/计数器接口芯片的整体电路
图10、正交解码器/计数器接口芯片的仿真结果
设计电路已经由本实验系统进一步测试，如图11所示。电机光电编码器可以产生两个正交A/ B相的信号与2000脉冲每转的速度。在个人电脑的测试程序已被设计为读锁存接口IC的计数。用于解码和计数脉冲，我们在大约每五秒钟手动旋转电机轴。在时间间隔，我们可以看到在PC显示器上的锁定计数显示清晰。在顺时针方向旋转1周，将有8000个脉冲被计数，然后在十六进制数据格式下显示数量是1F40。表I总结对应于旋转周期的顺时针和反时针方向，分别计数数。该结果也验证了正交解码器/计数器接口芯片的正常工作。
图11、该实验系统，用于测试接口集成电路
表1、电机的旋转周期和相应的计数
五、结论
本文提出了一种正交解码器/计数器接口芯片的设计，并使用Altera公司的FLEX 10KA级别设备寄存器。使用CPLD器件的电路实现比晶体管级做以前的工作更轻松。仿真和实验测试显示正确验证的ASIC功能。接口IC可以作为一个接口，一个基于微处理器的电动机控制系统被应用。它也可以集成为一个应用程序特定的数字控制IC，用于运动控制的电路的一部分。
《数据结构与算法设计》迷宫问题实验报告 ——实验二 专业：物联网工程 班级：物联网1班 学号：15180118 姓名：刘沛航
一、实验目的 本程序是利用非递归的方法求出一条走出迷宫的路径，并将路径输出。首先由用户输入一组二维数组来组成迷宫，确认后程序自动运行，当迷宫有完整路径可以通过时，以0和1所组成的迷宫形式输出，标记所走过的路径结束程序；当迷宫无路径时，提示输入错误结束程序。 二、实验内容 用一个m*m长方阵表示迷宫，0和1分别表示迷宫中的通路和障碍。设计一个程序对于任意设定的迷宫，求出一条从入口到出口的通路，或得出没有通路的结论。 三、程序设计 1、概要设计 （1）设定栈的抽象数据类型定义 ADT Stack{ 数据对象：D={ai|ai属于CharSet，i=1、2…n，n>=0} 数据关系：R={
StackEmpty(&S) 初始条件：栈已经存在 操作结果：判断栈是否为空。若栈为空，返回1，否则返回0 Destroy(&S) 初始条件：栈已经存在 操作结果：销毁栈s }ADT Stack （2）设定迷宫的抽象数据类型定义 ADT yanshu{ 数据对象：D={ai,j|ai,j属于{‘ ’、‘*’、‘@’、‘#’},0<=i<=M,0<=j<=N} 数据关系：R={ROW,COL} ROW={
在闭路监控系统中，解码器是一个重要的前端控制设备。在主机的控制下，解码器可使云台、镜头、雨刮器和照明灯等前端设备产生相应的动作。 解码器电路板正面示意图 本解码器可用RS232或RS485两种方式进行控制。在距离较近（小于100米）且云台数量不多（少于4个）时，可直接用RS232方式进行控制。在距离较远或云台数量较多时，需用RS485方式进行控制。工程上建议使用RS485方式，其最远控制距离可达1200米，总线最多可驱动64个负载，即64个解码器可并接在同一RS485总线上。
本解码器的RS485总线具有瞬变电压抑制功能，能防雷电和抗静电放电冲击。此外，解码器的所有输出均具有短路保护功能。一旦输出短路，内部电路将自动切断输出电流。此时应断开供电电源，确保排除短路故障，等待30秒后重新上电，解码器即可重新恢复正常工作。此功能对设备具有良好的保护作用。 接线及调试说明： 在完成所有连接之前，请不要接通电源，在确保连接无误后方可通电！ (1)～POWER(黄色端子)为解码器电源输入，一般应接入～220V电源。有些 解码器应特殊要求，已改为～24V供电方式，则应接入～24V电源，而禁止接入～220V电源。接入正确电源后，解码器右侧上方的红色电源指示灯亮起。否则应检查电源接插件P1、P2和保险丝（5A）。 (2)RS232、RS485为通信接口，使用时只能连接其中之一。接入RS232时， 要注意正负极性，一般计算机的9针RS232串口输出的3脚为正，5脚为负，开机后这两根控制线不能短路，否则极易损坏计算机的串口；接入RS485时，也应按RS485的极性正确连接。 (3)云台、镜头控制线的接法如示意图所示，左面两排接线端子对应标志接 上即可。云台控制电压由JX1引出的接插件进行选择。当该接插件与P3相接时，可控制～220V云台；与P4相接时，即可控制～24V云台。解码器出厂时，设置为控制～24V云台。 (4)镜头控制电压可由电位器VR1进行无级调节，范围为5V—12V。逆时针方 向旋转电压增高，镜头动作加快；顺时针方向旋转电压降低，镜头动作变慢。VR1的右侧有两个测试点，用万用表可测试其直流电压，出产设置为8V左右。 (5)～OUT输出的交流电用来控制防护罩的雨刮器，其电压由JX2引出的接插 件进行选择。当该接插件与P5相接时，输出电压为～220V；与P6相接时，输出电压为～24V。出厂时，设置～OUT将输出～24V。 (6)～LIGHT输出交流电用来控制照明灯等，电压为～220V，最大电流为5A。 (7)O/C是常开的继电器输出，可用来控制交流或直流的通断，最大电压 250V，最大可通过电流为7A。 (8)AGND和+12V可为摄像机提供直流12V电源，最大电流800mA。 (9)～24V可为摄像机提供交流24V电源，最大电流500mA。 (10)为了调试方便，电路板上还提供了“镜头手动控制”、“云台及其它输出 手动控制”等控制口。调试时，可用短路块短接控制口相应的左右铜柱，查看对应的动作指示灯是否亮起，以及输出电压是否正常。
数据结构实验报告 班级： 姓名： 学号： 组员： 问题描述： 迷宫实验是取自心理学的一个古典实验。在该实验中，把一只老鼠从一个无顶大盒子的
门放入，在盒中设置了许多墙，对行进方向形成了多处阻挡。盒子仅有一个出口，在出口处放置一块奶酪，吸引老鼠在迷宫中寻找道路以到达出口。对同一只老鼠重复进行上述实验，一直到老鼠从入口到出口，而不走错一步。老鼠经多次试验终于得到它学习走迷宫的路线。设计功能要求： 迷宫由m行n列的二维数组设置，0表示无障碍，1表示有障碍。设入口为（1，1），出口为（m，n），每次只能从一个无障碍单元移到周围四个方向上任一无障碍单元。编程实现对任意设定的迷宫，求出一条从入口到出口的通路，或得出没有通路的结论。 算法输入：代表迷宫入口的坐标 算法输出：穿过迷宫的结果。算法要点：创建迷宫，试探法查找路 任务分派 为了达到锻炼大家独立设计算法的能力，大家一致决定，先自己独立设计算法，不论算法的好坏、难易，完完全全出自于自己的手中。 在大家独立完成算法后，进行小组集中讨论，将自己的算法思想与大家交流，特别是自己最自豪的部分或是自己觉得可以改进的地方，之后得出最优结果。 独立设计 求解思想： 利用递归的方式进行求解。从入口出发，按某一方向向前探索，若能走通（未走过的），即某处可以到达，则到达新点，否则试探下一方向；若所有的方向均没有通路，则沿原路返回前一点，换下一个方向再继续试探，直到所有可能的通路都探索到，或找到一条通路，或无路可走又返回到入口点。 如果现在位置(i,j)处于迷宫的边界位置，则有2种或3种可能的走法，为使问题简单化，用maze[m+2][n+2]来表示迷宫，而迷宫的四周的值全部为1，这样做使问题简单了，每个点的试探方向全部为4，不用再判断当前点的试探方向有几个，同时与迷宫周围是墙壁这一实际问题相一致。 struct Pos { int x,y; int di; }; 其中x、y分别表示横纵坐标值、di表示前进的方向。 在已经某一位置（i, j, d）的情况下，其下一个位置横、纵坐标的取值如表4-2所示。 而走到一个新位置时，其方向值初始置为1。 代码 #include "iostream" #include "iomanip" using namespace std; struct Pos { int x,y; int di; };
昆明冶金高等专科学校 毕业论文 学院电气学院 系部电子系 专业班级应用电子技术 学号 0700001813 姓名黄智翔 指导教师李瑞锋钟思佳
昆明冶金高等专科学校电气学院 毕业设计（论文）任务书 系：电子系专业：应用电子技术 学生姓名：赖龙芳班级：电子0707 班 学号： 0700001813 毕业设计（论文）题目：基于CPLD技术的频率计设计及制作 毕业设计（论文）主要内容： 数字频率计实际上是一个脉冲计数器，即在单位时间内计脉冲个数就可以得到信号频率。本课题主要研究的是基于CPLD技术的频率设计及制作。本课题主要通过单片机的一个最小系统和CPLD器件相结合的研究。当按下复位键的时候给单片机一个信号，从而通过单片机给CPLD器件一个信号，此时CPLD器件纠结收到一个信号，并且接收一个频率，然后与固定频率相比较，从而得到的结果传给单片机，给单片机一个信号，然后通过单片机的最小系统处理，最后在传给数码显示管，通过数码显示管显示刚刚接收到的频率的大小。然后通过按下复位键，以相同的过程来显示所接收到的频率的大小。 毕业设计（论文）预期目标： 根据设计题目和开题报告查阅搜集相关资料并做好电路板并编写好程序，下载调试好，得到所需要的的结果。在老师的组织下进行模拟答辩，找出问题并解决问题。做好所有的准备并完成正式答辩。 毕业设计（论文）指导教师：李瑞锋钟思佳 系主任（教研室主任）：金瑞 学院院长：龙志文
2010 年 06 月 13 日 摘要 本毕业设计项目根据毕业设计任务书指定和我校高职高专特点的要求，体现毕业生的实践动手能力、创新思维、解决问题的能力和对所学知识的综合运用能力，研究的问题设计一个六位数字频率计，频率测量结果在六位LED数码管上显示，显示时间可设定为2秒左右延迟，一次测试完毕后将所有计数器复位即清零，并采集显示下一次被测信号的频率。复位清零时间可设定为1秒左右。此延迟信号及复位信号均由闸门控制电路产生并采用原理图输入。可实现如下功能： 1．详细论述了利用 VHDL硬件描述语言设计。 2．用大规模可编程逻辑器件，实现数字频率计的设计原理及相关程序。 3．无论底层还是顶层文件均用 VI-IDL语言编写，避免了用电路图形式设计时所引起的毛刺现象。 4．改变了以往数字电路小规模多器件组合的设计方法，整个频率计设计在一块CPLD芯片上。 5．采用数字显示，外形美观、大方，显示醒目、直观。 6．体积小，性能更可靠。 关键词：数字频率计；电子设计自动化；大规模可编程逻辑器；
电子信息对抗技术?第22卷2007年11月第6期 徐海源,黄知涛,周一宇 卫星测控侦察中相位编码信号的调制识别 中图分类号:T N97111;T N92712 文献标志码:A 文章编号:C N51-1694(2007)06-0001-05 收稿日期:2007-06-06;修回日期:2007-06-29 基金项目:国防科技大学校预研基金 作者简介:徐海源(1979-),男,博士研究生,研究方向为通信信号侦察处理,综合电子战系统与技术;黄知涛(1976-),男,副教授,研究 方向为循环平稳信号理论与应用,通信信号侦察处理,阵列信号处理等;周一宇(1948-),男,教授,博导,研究方向为综合电子战技术、无源定位和空间信息处理等。 卫星测控侦察中相位编码信号的调制识别 徐海源,黄知涛,周一宇 (国防科技大学电子科学与工程学院,长沙410073) 摘要:针对卫星测控链路中常用的数字调相信号BPSK 、QPSK 、OQPSK (偏移QPSK )和UQPSK (非平衡QPSK )的调制识别问题,提出了基于二阶矩和相位差统计特性的分类算法。该方法首先以二倍码速率对复基带信号进行采样,然后利用能量归一化的二阶矩的模和相邻样点相位差绝对值的统计特性,分两个等级实现对这四种信号的分类。分析了载频偏移、相位误差以及成形脉冲对分类算法性能的影响,并通过计算机仿真验证了算法的有效性。关键词:调制识别;二阶矩;相位差;相位编码 A lgor ithm of M odul a ti on C l a ssi f i ca ti on of PSK S i gna ls i n Reconna iss ance of TTC XU Hai 2yuan,HUANG Zhi 2tao,ZHOU Yi 2yu (School of Electr onic Science and Engineering,Nati onal University of Defense Technol ogy,Changsha 410073,China ) Abstract:To investigate the aut omatic modulation recogniti on of Phase Shift Keying (PSK )sig 2nals widely used in TTC (Tracking,Telemetry and Control )of satellite links,such as BPSK,QPSK,OQPSK (Offset QPSK ),and UQPSK (Unbalanced QPSK ),an algorith m based on sec 2ond order moment and statistic of phase differences is p roposed .First,the received baseband comp lex signal is samp led with a double code rate .Then the modulus of second order moment,which is nor malized with the signal power,and the statistic of phase differences of adjacent sam 2p les are used t o classify the four signals in a hierarchical scheme .The effects of carrier frequen 2cy offset,carrier phase error and trans m itter pulse shape on the perfor mance of the algorithm are analyzed .Computer si m ulations show the efficiency of the p r oposed classificati on algorithm.Key words:modulation recogniti on;second order moment;phase difference;phase shift keying 1 引言 在通信侦察和软件无线电等应用中,卫星测控链路的调制识别(分类)具有重要意义。数字调相信号是卫星通信链路中应用广泛的调制类型。根据对已有国内外典型中低轨卫星测控体制分析,常用的相位编码信号一般包括BPSK 、QPSK 、OQPSK (偏移QPSK )和UQPSK (非平衡QPSK )等调制方 式 [1] 。UQPSK 信号在卫星系统的前向和反向通信 链路中的应用比较广泛。其同相支路和正交支路 传输不相干的两路独立数据流,可以采用不同的码 速率和功率[1-3] 。根据链路中不同数据组及其不同模式的区别,UQPSK 信号的I 、Q 路可以选择扩 频或不扩频[1,4] 。在卫星通信侦察中,对测控链路 1
完美解码 完美解码 完美解码是一款能实现各种流行视频、HDTV回放及编码的全能型影音解码包，自带Media Player Classic、KMPlayer、PotPlayer三款流行播放器，支持简、英语言平台下安装，能播放AVI、VCD、DVD、MPG、MP4、RMVB、TS、TP、EVO、M2TS、MKV、OGM、MOV、SCM、CSF、FLV等众多种格式的影音文件。推荐安装环境是Windows XP、DirectX 9.0C、Windows Media Player 10/11/12，不支持Windows9x，目前可以支持vista。若要和 Realplayer 同时使用，请在安装时不要选择Real解码组件，点击此处添加图片说明QuickTime类似。 目录
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云南大学软件学院数据结构实验报告（本实验项目方案受“教育部人才培养模式创新实验区（X3108005）”项目资助）实验难度： A □ B □ C □ 实验难度 A □ B □ C □ 承担任务 （难度为C时填写） 指导教师评分（签名） 【实验题目】 实验4.数组的表示极其应用 【问题描述】 以一个m×n的长方阵表示迷宫，0和1分别表示迷宫中的通路和障碍。设计一个程序，对任意设定的迷宫，求出一条从入口到出口的通路，或得出没有通路的结论。 【基本要求】 首先实现一个以链表作存储结构的栈类型，然后编写一个求解迷宫的非递归程序。求得的通路以三元组(i，j，d)的形式输出，其中:(i，j)指示迷宫中的一个坐标，d 表示走到下一坐标的方向。如；对于下列数据的迷宫，输出的一条通路为：(l，1，1)，(1，2，2)，(2，2，2)，(3，2，3)，(3，1，2)，…。?
（下面的内容由学生填写，格式统一为，字体: 楷体, 行距: 固定行距18，字号: 小四，个人报告按下面每一项的百分比打分。难度A满分70分，难度B满分90分）一、【实验构思（Conceive）】(10%) （本部分应包括：描述实验实现的基本思路，包括所用到的离散数学、工程数学、程序设计、算法等相关知识） 本实验的目的是设计一个程序，实现手动或者自动生成一个n×m矩阵的迷宫，寻找一条从入口点到出口点的通路。我们将其简化成具体实验内容如下：选择手动或者自动生成一个n×m的迷宫，将迷宫的左上角作入口，右下角作出口，设“0”为通路，“1”为墙，即无法穿越。假设从起点出发，目的为右下角终点，可向“上、下、左、右、左上、左下、右上、右下”8个方向行走。如果迷宫可以走通，则用“■”代表“1”，用“□”代表“0”，用“→”代表行走迷宫的路径。输出迷宫原型图、迷宫路线图以及迷宫行走路径。如果迷宫为死迷宫，输出信息。 可以二维数组存储迷宫数据，用户指定入口下标和出口下标。为处理方便起见，可在迷宫的四周加一圈障碍。对于迷宫中任一位置，均可约定有东、南、西、北四个方向可通。? 二、【实验设计(Design)】(20%) （本部分应包括：抽象数据类型的功能规格说明、主程序模块、各子程序模块的伪码说明，主程序模块与各子程序模块间的调用关系） 1. 设定迷宫的抽象数据类型定义： ADT Maze { 数据对象：D = { a i, j | a i, j ∈ { ‘■’、‘□’、‘※’、‘→’、‘←’、 ‘↑’、‘↓’ } , 0≤ i≤row+1, 0≤j≤col+1, row, col≤18 } 数据关系：R = { ROW, COL } ROW = { < a i-1, j , a i, j > | a i-1, j , a i, j ∈D, i=1, … , row+1, j=0, … , col+1} COL = { < a i, j-1, a i, j > | a i, j-1 , a i, j ∈D, i=0, … , row+1, j=1, … , col+1} 基本操作： Init_hand_Maze( Maze, row, col) 初始条件：二维数组Maze[][]已存在。
第一章课题研究概述 1.1课题研究的目的和意义 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。目前常用的测频方案有三种： 方案一：完全按定义式Ｆ＝ＮＴ进行测量。被测信号Ｆx经放大整形形成时标ГX，晶振经分频形成时基TR。用时基TR开闸门，累计时标ГX 的个数，则有公式可得Ｆx=1ГX=NTR。此方案为传统的测频方案，其测量精度将随被测信号频率的下降而降低。 方案二：对被信号的周期进行测量，再利用Ｆ＝１Ｔ（频率＝１周期）可得频率。测周期时，晶振ＦR经分频形成时标ГX，被测信号经放在整形形成时基TＸ控制闸门。闸门输出的计数脉冲Ｎ＝ГXTR，则TX=NГX。但当被测信号的周期较短时，会使精度大大下降。 方案三：等精度测频，按定义式Ｆ＝ＮＴ进行测量，但闸门时间随被测信号的频率变化而变化。如图１所示，被测信号Ｆx经放大整形形成时标ГX，将时标ГX经编程处理后形成时基TR。用时基TR开闸门，累计时标ГX的个数，则有公式可得Ｆx=1ГX=NTR。此方案闸门时间随被测信号的频率变化而变化，其测量精度将不会随着被测信号频率的下降而降。本次实验设计中采用的是第三种测频方案。 等精度频率计是数字电路中的一个典型应用，其总体设计方案有两
种： 方案一：采用数字逻辑电路制作，用IC拼凑焊接实现。其特点是直接用现成的IC组合而成，简单方便，但由于使用的器件较多，连线复杂，体积大，功耗大，焊点和线路较多将使成品稳定度与精确度大打折扣，而且会产生比较大的延时，造成测量误差、可靠性差。 方案二：采用可编程逻辑器件（CPLD）制作。随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。，利用EDA软件编程，下载烧制实现。将所有器件集成在一块芯片上，体积大大减小的同时还提高了稳定性，并且可应用EDA软件仿真，调试，每个设计人员可以充分利用软件代码，提高开发效率，缩短研发周期，降低研发成本。易于进行功能扩展，可以利用频率计的核心技术，改造成其它产品。实现方法灵活，调试方便，修改容易。 总体方案比较:比较以上两种方案，易见采用后者更优。因为采用FPGA 现场可编程门阵列为控制核心，通过硬件描述语言VHDL编程，在MAX+PLUSII仿真平台上编译、仿真、调试，并下载到FPGA芯片上，通过严格的测试后，能够较准确地测量方波、正弦波、三角波、矩齿波等各种常用的信号的频率，而且还能对其他多种物理量进行测量。 现场可编程门阵列FPGA(Field Programmable GateArray)属于ASIC 产品，通过软件编程对目标器件的结构和工作方式进行重构，能随时对设计进行调整，具有集成度高、结构灵活、开发周期短、快速可靠性高等特点，数字设计在其中快速发展。 1.2 基于FPGA的等精度频率计的发展现状 在信息技术高度发展的今天，电子系统数字化已成为有目共睹的趋
流媒体解码终端 使用说明书上海正合奇胜信息科技有限公司
目录 第一章系统参数 (3) 流媒体解码终端.............................................................................................. 错误!未定义书签。第二章系统安装 .. (5) 流媒体解码终端安装 (5) 第三章系统拓扑图 (8) 第四章功能描述 (8)
第一章系统参数 流媒体解码终端 流媒体解码终端：其功能是通过硬件采集所要观察的信号。本硬件的外形图（图2-1）以及规格参数如下： 图2-1 流媒体解码终端 VGA接口输入分辨率支持： 流媒体解码终端可接收输入分辨率的数字/模拟RGB信号： 分辨率频率(Hz) 色彩 VGA 640 x 480 60, 72, 75, 85 16/32 bits SVGA 800 x 600 56,60, 72, 75, 85 XGA 1024 x 768 60, 70, 75, 85 720p 1280 x 720 60, 75 1280 x 768 60, 75 WXGA 1280 x 800 60, 75, 85 1280 x 960 60, 85 SXGA 1280 x 1024 60, 75, 85 WXGA+ 1440 x 900 60, 75, 85 UXGA 1600 x 1200 60 1680 x 1050 60 1080p 1920 x 1080 60 WUXGA 1920 x 1200 60 (reduced blank)
流媒体解码终端可接收YCbCr或HDMI输入分辨率： 视频接口输入制式支持： 该产品支持如下的视频信号格式： 网络接口： RJ45,100Mbps。 码流格式： H.264、Mpeg4。 编码性能： 1080p 30Fps。 码率模式： 定画质(可调)、定码率（可调）。 音频输入接口： 3.5mm立体声接口（小三芯接口）。
一、内容： 1、本游戏主要实现了人控制键盘方向键使小人（*）走出迷宫。 2、具有的功能： 1）、在游戏菜单里人可以选择不同难度的游戏进行游戏； 2）、在游戏过程中，可以通过键盘方向键使小人移动，走出迷宫； 3）、在游戏过程中，当人碰到墙壁（#）的时候小人过不去； 4）、当人顺利完成游戏之后，输出“========you are win!======”字样，30秒钟后自动返回到游戏菜单； 5）、在游戏过程中，人可以通过按Esc键返回游戏菜单；也可以可以按0直接退出游戏； 6）、在游戏菜单里，按0键可以退出游戏。 3、具体应用： 1）、人主要同过键盘的1,2,3数字键来选择游戏难度； 2）、在游戏中通过Esc键来返回菜单； 3）、同过0键退出游戏。 二、上机环境 操作系统：windows7 开发工具:VC6.0 三、函数调用关系图
四、各函数功能说明 main() 主函数； menu() 游戏菜单； roadcake() 消去小人路径； introduce() 游戏介绍； system(“cls”) 消屏函数； exit(0) 退出游戏； drawmg1() 画初级难度迷宫； drawmg2() 画中级难度迷宫； drawmg3() 画高级难度迷宫； control1() 控制初级难度游戏； control2() 控制中级难度游戏； control3() 控制高级难度游戏； 五、算法流程图 首先定义三个全局数组mg1[20][20]、mg2[30][30]、mg3[30][30]用于画出迷宫的地图；1表示墙（#），0表示空地（）； Introduce( )函数里如果按Enter键，则调用menu( )函数，从键盘中输入相应的提示数字，进入难度不同的游戏；游戏的执行在此只初级难度进行描述，其余的难 度与其类似； 选了1后调用system（”cls”）进行清屏；drawmg1()函数进行迷宫的地图的绘
TS110R解码器使用文档 （V 1.0.0） Topsee Technologies Co., Ltd. All rights reserved
修订记录 Date Version Editor Description 2009-07-06 V 1.0.0 胡建华初稿
简介 天视通网络视频解码器V1.00(以下简称解码器)是一款专为安防行业度身定做的云台解码器，设备采用了高性能的数字处理器,由视频解码模块、以太网接口以及模拟视频输出接口构成。解码器支持通过浏览器（Internet Explore）访问，完成各项查询配置，以及在线升级功能。解码器通过以太网接口，获得用户指定的MPEG4格式的流媒体并将数据解码，解码获得的模拟视频数据将在电视机上显示。此外，解码器能够处理云台协议 (PELCO-D、PELCO-P、SAMSUNG等) 控制命令。 采用了运算速度更快的数字处理器，能够快速压缩尺寸更大更加清晰的画面，采用了嵌入的服务器，完全脱离PC平台，系统调度效率高，代码固化在FLASH 中，系统运行稳定可靠。支持通过浏览器（Internet Explore）进行远程图像访问。 产品特点： * MPEG4视频压缩标准； * 支持D1和CIF两种尺寸； * 内嵌Web Server，全面支持Internet Explore监视、配置、升级 * 10/100M以太网接口支持 * 支持IO接口连接其他外设 * RS485接口，网络透明通道连接，客户端可通过解码器的透明通道控制 * 支持多个用户同时访问 建议机器配置：CPU 3.0GHz, 1G内存， 128M独立显存，2.1声卡，Audio输
重庆师范大学 期末考核提交材料 课程名称： EDA原理及应用 院系：物理与电子工程学院 时间： 2012—2013学年度第2学期 专业：电子信息科学与技术（职教师资）年级： 2011级 培养层次：本科 学生姓名： 学号： 成绩：
基于QuartusⅡ设计的频率计 摘要：计数器在数字电路中有着广泛的应用，现提出一种计数器设计穿插在电 子电路设计的教学方法，使学生能够快速地根据现有的数字电路知识转化到EDA 的应用。 关键词频率计；电子设计自动化；Verilog 0 引言：随着EDA技术的发展和应用领域的扩大，EDA技术在电子信息、通信、 自动控制及计算机应用等领域的重要性日益突出。同时，随着技术市场对EDA技术需求的不断提高，产品的市场效率和技术要求也必然会反映到数学和科研领域中来。以最近的十届全国大学生电子设计竞赛为例，涉及EDA技术的赛题从未缺席过。对诸如斯坦福大学、麻省理工学院等美国一些著名院校的电子与计算机实验室建设情况的调研表明，其EDA技术的教学与实践的内容也十分密集；在其本科和研究生教学中有两个明显的特点：其一，各专业中EDA教学实验课程的普及率和渗透率极高；其二，几乎所有实验项目都部分或全部地融入了EDA技术，其中包括数字电路、计算机组成与设计、计算机接口技术、数字通信技术、嵌入式系统、DSP等实验内容，并且更多地注重创新性实验。这显然是科技发展和市场需求双重影响下自然产生的结果。 1．QuartusⅡ简介：QuartusⅡ是Altera提供的FPGA/CPLD开发集成环境， Altera是世界最大的可编程逻辑器件供应商之一。QuartusⅡ在21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境MAX+plusⅡ的更新换代产品，其界面友好，使用便捷。 2.计数器设计 这里首先设计测频用的、含时钟使能控制的2位十进制计数器。 2.1：设计电路原理图。频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。为此这里用一个双十进制计数器74390和其他一些辅助元件来完成。首先建立图像编辑环境，再在原理图编辑窗口分别键入74390、AND4、AND2、NOT、INPUT和OUTPUT元件名，调出这些元件，并按照图1链接好电路原理图。图中，74390连成两个独立的十进制计数器，待测频率信号clk通过一个与门进入74390的计数器“1”端的时钟输入端1CLKA。与门的另一端由计数使能信号enb 控制：当enb=1时允许计数；enb=0时禁止计数。计数器1的4 位输出去q[3]、q[2]、q[1]和q[0]并成总线表达方式，即q[ 3..0]（注意原理图中的总线表示方法，如Q[3..0],与VHDL不同），由图1左下角的OUTPUT输出端口向外输出计数值。同时由一个4输入与门和两个反相器构成进位信号，进位信号进入第二个计数器的时钟输入端2CLKA。第二个计数器的4位计数输出是q[7]、q[6]、q[5]、q[4],总线输出信号是q[7..4]。这两个计数器的总的进位信号，可由一个6输入与门和两个反相器产生，由cout输出。Clr是计数器的清零信号。
终极解码、完美解码、KMPlayer设置指南 感谢思路源码输出帖子！通过学习，而且升级了自己的显卡，把HD4650升级为5750，再通过调试终于点灯成功。在这里分享我的操作。其实非常简单 1.把显卡升级为HD5XXX，个人认为最好HD5550以上！我买了蓝宝石HD5750海外版，有DP 接口的 2.安装最新的Win7 旗舰版32的，本人安装的是新电脑公司2011贺岁版Ghost版本 3.安装11.2ATI显卡驱动：11-2_vista32_win7_32_dd 4.安装11.2ATI简体中文控制中心：11-2_vista_win7_32-64_ccc_lang 5.安装最新声卡驱动：realtek_Vista_Win7_R257_x86 6.安装最新HDMI声卡驱动：Realtek_HDMI_R255 7.安装DXSDK_Feb10 8.安装完美解码：完美者解码20110126（里面已经包含了最新的MPC-HC和FFdshow） 以上是我安装的软件，足够了！ 电脑设置： 1.电脑设置：在左面右下角，右键点那个喇叭，选择A TI HDMI输出 2.音频驱动设置：瑞昱设置界面上选择HDMI输出，喇叭数选择5.1（或6.1 7.1），采样频率选择“16位448000（DVD）”（注意，这个不选是没法输出多声道LPCM源码的。。。） 3.FFdshow音频解码设置：只更改“输出”设置，把DD~DTS~ AC3~ DTSHD~ DD HD~ DDPLUS~全勾上，下面选16位（别选16位LPCM那个） 4.完美解码设置中心：完美者解码器方案：选择: 使用PotPlayer内置解码器硬件解码，自定义里面H264解码器选择：FFDShow（硬解），VC1 解码器选择：FFDShow（硬解），DirX 解码器选择：DivX & Xvid ，音频解码器选择：FFDShow 并打开FFDShow左边的“配置”，就进入到FFdshow音频解码设置：只更改“输出”设置，把DD~DTS~ AC3~ DTSHD~ DD HD~ DDPLUS~全勾上，下面选16位（别选16位LPCM那个） 5.打开完美者解码器放片，现在还没点灯成功，别急，右键播放器屏幕右键-->滤镜-->滤镜/解码器设置-->音频解码-->内置解码器（S/PDIF,HDMI输出）设置-->直通（S/PDIF,HDMI）AC3 EAC3 TrueHD DTS DTS-HD MA 全部打钩。 哈哈，这样就大功告成！实现用“完美解码”输出源码操作！这样安桥功放上就出现DTS-HD！点灯成功！而且按“Tab"键，看到CPU的占用率非常低，只有2-10%左右，画面清晰流畅，次世代声音无与伦比！更主要是可以用PotPlayer来操作，操作性非常好！载入字母，载入音轨非常方便！ 首先先来说说解码器，分离器以及DXVA的概念 解码器的功能就是对视频或者音频进行解压缩。我们知道不论是原始的视频或者是原始的音频，数据都是十分惊人和庞大的，所以我们要用编码器对其进行压缩，这样才有利于传输和存储。在播放时我们就要需要还原成画面或者声音，这就需要解压，也就是解码。其中视频解码器比较复杂： 视频压缩技术就像我们之前所说有很多种，每一种里又有不少官方的，第三方的解码器，各种解码器功能，画面，速度都有差异，不过一般分为两种解码器：硬件解码器和软件解码器。 硬件解码器就是利用解码器所带的驱动接口和硬件本身连接上，利用硬件所带的功能对视频进行解码，这样可以降低对CPU的负荷，从而实现流畅播放以及提升CPU多任务的能力。
1、问题描述 程序开始运行时显示一个迷宫地图，迷宫中央有一只老鼠，迷宫的右下方有一个粮仓。游戏的任务是使用键盘上的方向健操纵老鼠在规定的时间内走到粮仓处。 基本要求： （1）老鼠形象可以辨认，可用键盘操纵老鼠上下左右移动； （2）迷宫的墙足够结实，老鼠不能穿墙而过； （3）正确检测结果，若老鼠在规定时间内走到粮仓处，提示成功，并给出一条路径，否则提示失败。 提高要求： （1）添加编辑迷宫功能，可修改当前迷宫，修改内容：墙变路、路变墙； （2）增加闯关和计分功能； （3）找出走出迷宫的所有路径，以及最短路径。 。 2．需求分析 软件的基本功能：通过键盘控制光标移动实现老鼠在迷宫中的行走、全部路径和最短路径的显示、自定义地图（墙变路，路变墙）。在老鼠闯关只能在地图显示是路的地方行走，不能穿墙，有计时功能，当时间结束时若没有到达指定地点，显示game over，查看排行榜，游戏结束，若成功到达指定位置，进去下一关，直到所有关结束，程序结束；。 输入/输出形式：用户可以通过控制台，根据输入提示。 输入形式： ①方向键、空格键、enter键 输出形式： ①输出地图菜单。 ②输出地图 ③输出是否成功信息、输出排行榜 3．概要设计 （1）主程序流程
图1：主程序流程图 （3）模块调用关系: 本程序中函数包括：main函数，menu函数，menu2函数，mouse类内函数，path 类内函数，change函数， 函数调用关系如下：
图2：函数调用关系 4．详细设计 （1）实现概要设计的数据类型： Mouse类 class mouse { private: int m_x; int m_y; time_t begin ,stop; public: int move_up(int map[x][y],int end);//向上移动 int move_down(int map[x][y],int end);//向下移动 int move_left(int map[x][y],int end);//左 int move_right(int map[x][y],int end);//右 void initialize(int map[x][y],int end){ m_x=S;m_y=S;map[end][end]=9;} void print(int map[x][y],int end);//打印地图
山东理工大学 毕业设计（论文） 题目：基于CPLD的频率计设计 学院：电气与电子工程学院 专业：电子信息工程 学生姓名： 学号: 指导教师： 毕业设计（论文）时间：二О一三年 2月 20日～ 6 月8日共 16 周 I
摘要 频率检测是电子领域里最基本的测量，也是最重要的测量。由于频率信号抗干扰能力强、易于传输，可以得到相对较高的测量精度，因此频率测量方法的研究也受到越来越多的关注。基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，本次设计中共提出了四种设计方案，通过论证最终决定用等精度的测量方法来完成本次频率计的设计。 在本次设计中选择AT89C51单片机和CPLD的结合来实现。其中单片机完成整个测量电路的测试控制、数据处理和显示输出;CPLD主要完成频率测量功能，频率的测量范围在1HZ—1MHZ之间，其中测量误差在1HZ;键盘信号由AT89C51单片机进行处理，它从CPLD读回计数数据并进行运算，向显示电路输出测量结果;显示器电路采用5段LED动态显示，由1个74HC138译码器和74HC573锁存器驱动5个数码管。 关键词: 频率计，EDA技术，CPLD，单片机，等精度测量 I
Abstract Frequency detection is the most basic in the electronics field measurement, which is the most important measurement. Due to frequency signal transmission, strong anti-jamming capability, easy can get relatively high measurement precision, so frequency measurement methods of research have also been more and more attention. Based on the traditional principle of frequency meter frequency measurement accuracy will be along with the decline of the measured signal frequency is reduced, the design of the communist party of China puts forward four kinds of design scheme, through the argument finally decided to use equal precision measurement method to complete the design of frequency meter. In this design choose the combination of the AT89C51 single-chip microcomputer and CPLD to implement. The single-chip microcomputer control, the entire measurement circuit test data processing and display output; CPLD main complete frequency measurement function, frequency of measurement range between 1 hz to 1 MHZ, which measurement error in 1 hz; Keyboard signals are processed using single-chip computer AT89C51, it read back from CPLD count data and calculation, the measurement results to display circuit output; 5 LED dynamic display, display circuit used by 1, 74 hc138 decoder and 74 hc573 latch drive five digital tube. Key Words: frequency meter, EDA technologythe, CPLD and single chip microcomputer, such as precision measurement II