8位二进制乘EDA实验
法器
学号：02115024
[2013.12.15] 班级：021151
姓名：王浩楠指导
老师：徐少莹
设计要求
8位二进制乘法采用移位相加的方法。即用乘数的各位数码，从低位开始依次与被乘数相乘，毎相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加，直到所有的部分积都被加过一次。
例如：11010101和10010011相乘，计算过程如下:
11010101
X 10010011
11010101
11010101 + 11010101 1001111111N0与被乘数相乘的部分积，部分积右移一位N1与被乘数相乘的部分积
1001111111两个部分积之和，部分积之和右移一位+ 00000000 N2与被乘数相乘的部分积010********
010********与前面部分积之和相加，部分积之和右移一
+00000000
???
???N4与被乘数相乘的部分积N7与被乘数相乘的部分积
+ 110 10 10 1
111101********* 与前面部分积之和相加011110100101111 右移一位得到最后的积
二.设计方法
按照这种算法，可以得到下图所示之框图和简单流程图。按照这种算法，可以得到下图所示之框图和简单流程图。图中Y寄存器存放被乘数M, B寄存器存放乘数N, A累加器存放部分积。A和Y中的数据在加法器中相加后送入A 中，而A和B相级联又构成了一个16bit的移位寄存器，当它工作于移位模式时，可以实现数据的右移。由于乘数的每一位不是0就是1 ,对应的部分积不是0就是被乘数本身，所以实际作部分积相加这一步时，只要根据乘数的对应位判断：如该位为1,则将累加器中的数据加上被乘数再移位；如该位为0 时，就不加被乘数而直接移位。运算时首先将累加器A 清零，并将被乘数M和乘数N分别存入寄存器Y和B,然后依据寄存器B中最右一位
B0 （数据N0）确定第一个部分积。将此部分积送入A累加器以后，将A连同寄存器B右移一位，部分积的最低位被移进寄存器B的最左位，乘数的最低位N0被移出寄存器 B,而乘数的次低位N1被移至寄存器B的B0位。第二次仍然依据B0位的数据
（N1）來确定第二个部分积，将部分积与累加器屮的数据相加后右移一位，N1 又被移出寄存器，数据N2被移到B0位置。。。。。这样，经过8次部分积相加位的操作，完成1次乘法运算，乘数N恰好被移出寄存器B,寄存器B中保存的就是运算积的低8位数据。移位相加的次数应用一个计数器来控制，每移位一次，计数器计一个数。当计数器计得8个数时，发岀一个信号，使电路停止操作，并输出运算结果。
2：设计程序
(1) 数据输入num_input 的设计
该部分是在时钟信号input_clk 的作用下，记录并保存输入的8位 二进制数，并存放在a 和b 中。 该模块的程序如下：
library ieee;
use ieee. std_logic_l164. al 1; use ieee.std_logic_unsigned. al1;
entity num_input is
port (data:in std_logic_vcctor (7 downto 0); a,b:out std_logic_vector(7
三?设计过程
1： 8位乘法器的顶层设计
帆22 [
HN 5： FTM58 FTM 59 W 60 HN 63
屮..0) W oj Al efft Al EV ??W O 0] *mi2 w ? PW 8 W7~' 庶41 W ?：：O PT 「28 PTf 25 PtJ -26 PW ?K PtsJ 幺 P? (A)电路框图 (B ＞简单流程图 <1*14. 7 A rp,t_c?< rwm rp.f 如［7虫 ?00] iM!3 如,6 . 8] , downto 0); elk:in stdlogic); end num_input ; architecture behave of num_input is sigrml times: std_logic; begin process (elk) begin if elk" event and elk = ' 1/ then if times 二'O' then times <= T‘ ； a(7 downto 0) <= data(7 downto 0); else times <= ' O'; b(7 downto 0) <= data(7 downto 0); end if; end if; end process; end behave; (2)8位移位寄存器sreg8b的设计 8位移位寄存器是在时钟信号作用下，对乘数进行加载，对数据进行移位操作，同时定义一个信号srcgSb用来装载新数据及移位后的操作数。 该模块的程序如下： library ieee; use ieee.std_logic_1164?all; use ieee. std_logic_imsigned. al 1; entity srcg8b is port(elk:in std_logic; load:in std logic; din:in std_logic_vector(7 downto 0); s_end:out std_logic; qb:out stdlogic); end sreg8b; architecture behave of sregSb is signal reg8:std_logic_vector(7 downto 0); signal count:std_logic_vcctor(3 downto 0); begin process (elk, load) begin if load二'r then reg8<=din; s end <= ' O'; count <二〃0000〃； elsif elk'event and clk=， T then count <= count + 1; if count 〈 7 then rcg8 (6 downto 0)<=rcg8 (7 downto 1); else s end〈二’1'; end if; end if; end process; qb<=reg8 (0); end behave; (3)乘法器andarith的设计 利用循环语句完成8位二进制数与1位二进制的乘法运算，将8位二进制数a从最低位到最高位与1位二进制数分别做与运算，将结果送入加法器里。 该模块程序如下： library ieee; use ieee.std_logic_1164. all; entity andarith is port(abin:in std logic; din:in std_logic_vector(7 downto 0); dout:out std_logic_vector(7 downto 0)); end andarith; architecture behave of andarith is begin process (abin, din) begin for i in 0 to 7 loop dout(i)〈二din(i)and abin; end loop; end process; end behave; (4)8位加法器adderS的设计 将每次的部分积相加得到部分积Z和，再与下一次的部分积相加得到新的部分积之和，没计算一次将结果送入锁存器里。 该模块程序如下： library ieee; use ieee.std_logic_1164.dll; use ieee. std_logic_unsigned.all; entity adder8 is port(b,a:in std_logic_vector(7 downto 0); s:out std_logic_vector(8 downto 0)); end adder8; architecture behave of addcr8 is begin s<=，O' &a+b; end behave; (5)16位锁存器regl6b的设计 该部分接收加法器送来的部分积之和，进行处理并取高八位送给加法器 进行下一次的求和，然后进行重复运算直到得到最终结果并输出。 该模块程序如下： library ieee; use ieee. stcl_logic_1164.dll; use ieee. stcl_logic_unsigned.dll; entity regl6b is port(elk, clr, r_end:in std_logic; d:in std_logic_vcctor(8 downto 0); q:out std_logic_vcctor(15 downto 0)); end regl6b; architecture behave of regl6b is signal r16s:std_logic_vector(15 downto 0); begin process (elk, clr, r_end) begin if clr=， r then rl6s<=(others=>，0,); elsif r_end = ' f then rl6s (15 downto 0) <= rl6s (15 downto 0); elsif elk'event and elk」1’ then rl6s (6 downto 0)<=rl6s(7 downto 1); rl6s(15 downto 7)<=d; end if; end process; q<=rl6s; encl behave; 四?波形仿真 五.心得体会 本次课程设计培养了我的思维，增加了思维能力，也掌握了 VIIDL 语言里 用分层次结构设计乘法器的思想和方法。同时，在课程设计的过程屮，我通 过对quatus 的应用，锻炼了自己的编程能力，也学会了在遇到错误的时候 对程序进行调试和改进。另外，我也懂得程序的仿真和下载到开发板是不同 的，仿真没有问题，并不代表下载到开发板也没问题，因此要对程序进行测 试和改进，直到出来正确而稳定的结果。 M * Portei End 40.0 m 149 58 ns 109.58 ns Interv^r f. Sttfl. $ Martet Trne B^r A 实验四8位乘法器实验 一、实验原理 8位乘法器，输入为两个8位信号，输出结果为16位。 module mult8(out, a, b); //8位乘法器源代码 parameter size=8; input[size-1:0] a,b; //两个操作数 output[2*size-1:0] out; //结果 assign out=a*b; //乘法运算符 endmodule 本实验采用Chipscope-Pro生成VIO/ICON核，并插入到8位乘法器设计中，在线进行观测和调试。 二、实验目的 1. 熟悉ISE9.1 开发环境，掌握工程的生成方法； 2. 熟悉SEED-XDTK XUPV2Pro 实验环境； 3. 了解Verilog HDL语言在FPGA 中的使用； 4. 通过掌握8位乘法器的Verilog HDL设计，了解数字电路的设计。 三、实验内容 1. 用Verilog HDL语言设计8位乘法器，进行功能仿真验证。 2. 使用chipscope-Pro 生成VIO/ICON 核，在线观测调试。 四、实验准备 1. 将USB 下载电缆与计算机及XUPV2Pro 板的J8 连接好； 2. 将RS232 串口线一端与计算机连接好，另一端与板卡的J11 相连接； 3. 启动计算机，当计算机启动后，将XUPV2Pro 板的电源开关SW11 打开到ON 上。观察XUPV2Pro 板上的＋2.5V，＋3.3V，＋1.5V 的电源指示灯是否均亮。若有不亮的，请断开电源，检查电源。 五、实验步骤 ⑴创建工程及设计输入 ①在E：\project\目录下，新建名为mult8的新工程； 器件族类型（Device Family）选择“Virtex2P”， 器件型号（Device）选“XC2VP30 ff896 -7”， 综合工具（Synthesis Tool）选“XST (VHDL/Verilog)”， 仿真器（Simulator）选“ISE Simulator” ②设计输入并保存。 ⑵功能仿真 ①在sources窗口sources for中选择Behavioral Simulation。 ②由Test Bench WaveForm 添加激励源，如图1所示。仿真结果如图2所示。 图1 波形激励编辑窗口 图2 仿真结果 从图中可以验证由Verilog HDL语言设计的8位乘法器的工作是正确的，不论是输入a的值变化还是输入b的值变化，输出值随之变化，为a与b的乘积。 ⑶生成核并添加核 本次试验内容为8位乘法器，不需要使用ILA核。因此下面使用核生成法生成一个ICON核，一个VIO核就可以了。 ①首先对生成的工程进行综合。 ②生成核 ③添加核 成绩评定表 课程设计任务书 摘要 本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。 首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。 然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。说明四位二进制加法计数器顺利完成。 关键词：计数器；VHDL语言；仿真；触发器。 目录 一、课程设计目的 (1) 二、设计框图 (1) 三、实现过程 (2) 1、QUARTUS II实现过程 (2) 1.1建立工程 (2) 1.2编译程序 (7) 1.3波形仿真 (10) 1.4 仿真结果分析 (14) 1.5引脚锁定与下载 (14) 2、MULTISIM实现过程 (16) 2.1求驱动方程 (16) 2.2画逻辑电路图 (19) 2.3逻辑分析仪的仿真 (20) 2.4结果分析 (21) 2.5自启动判断 (22) 四、总结 (23) 五、参考书目 (24) 一、课程设计目的 1 了解同步加法计数器工作原理和逻辑功能。 2 掌握计数器电路的分析、设计方法及应用。 3 学会正确使用JK 触发器。 二、设计框图 状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。 在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： 1010 101111001101111011110 /1 /1000 101101110010000100000/0/0/0/0/0/0/0/0/0/????←????←????←????←????←↓↑???→????→????→????→????→? B:状态转换图 EDA技术课程大作业 设计题目：移位相加8位乘法器的设计 院系：电子信息与电气工程学院 学生姓名： 学号：200902070017 专业班级：09电子信息工程专升本 2010年12月3日 移位相加8位乘法器的设计 1.设计背景和设计方案 1.1设计背景 EDA技术（即Electronic Design Automation技术）就是依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL（Hardware Ddscription Langurage）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。它在硬件实现方面融合了大规模集成电路制造技术、IC版图设计、ASIC 测试和封装、FPGA(Gield Peogrammable Gate Array)/CPLD(Complex Programmable Logic Device)编程下载和自动测试等技术；在计算机辅助工程方面融合了计算机辅助设计(CAD)，计算机辅助制造（CAM），计算机辅助测试（CAT），计算机辅助工程（CAE）技术以及多种计算机语言的设计概念；而在现代电子学方面则容纳了更多的内容，如电子线路设计理论、数字信号处理技术、数字系统建模和优化技术及长线技术理论等。本文介绍设计一个两个5位数相乘的乘法器。用发光二极管显示输入数值，用7段显示器显示十进制结果。乘数和被乘数分两次输入。在输入乘数和被乘数时，要求显示十进制输入数据。输入显示和计算结果显示，采用分时显示方式进行，可参见计算器的显示功能 1.2设计方案 此设计是由八位加法器构成的以时序逻辑方式设计的八位乘法器，它的核心器件是八位加法器，所以关键是设计好八位加法器。 方案一：八位直接宽位加法器，它的速度较快，但十分耗费硬件资源，对于工业化设计是不合理的。 方案二：由两个四位加法器组合八位加法器，其中四位加法器是四位二进制并行加法器，它的原理简单，资源利用率和进位速度方面都比较好。综合各方面的考虑，决定采用方案二。 该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。其乘法原理是乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。从 目录 1 课程设计的目的与作用 (1) 2 设计任务 (1) 3 设计原理 (2) 3.1三位二进制加法计数器 (2) 3.2全加器 (2) 3.3用集成芯片设计一个140进制的加法器 (2) 4实验步骤 (3) 4.1加法计数器 (3) 4.2全加器 (6) 4.3用集成芯片设计一个140进制的加法器 (7) 5仿真结果分析 (8) 6设计总结 (9) 7参考文献 (9) 1课程设计的目的与作用 （1）了解同步计数器及序列信号发生器工作原理； （2）掌握计数器电路的分析，设计方法及应用； （3）掌握序列信号发生器的分析，设计方法及应用 2 设计任务 2.1加法计数器 （1）设计一个循环型3位2进制加法计数器，其中无效状态为（000，001），组合电路选用与门和与非门等。 （2）根据自己的设计接线。 （3）检查无误后，测试其功能。 2.2全加器 （1）设计一个全加器，选用一片74LS138芯片设计电路。 （2）根据自己的设计接线。 （3）检查无误后，测试其功能。 2.3 140进制的加法器 （1）设计一个140进制加法器并显示计数，选用两片74L163芯片设计电路。 （2）根据自己的设计接线。 （3）检查无误后，测试其功能。 3 设计原理 3.1加法计数器 1.计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。 2.时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。 3.CP是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。 3.2全加器 1.74LS138有三个输入端：A0,A1，A2 和八个输出端Q0-Q7. 3个使能输入端口分是STB,STC,STA,只有当STB=STC=0，STA=1时，译码器才能正常工作，否则译码器处于禁止状态，所有输出端为高电平。 2. 以处理低位进位，并输出本位加法进位。多个全加器进行级联可以得到多位全加器 3.3用集成芯片设计一个140进制的加法器 选取两片74LS163芯片设计140进制加法计数器。74LS163具有以下功能： A 异步清零功能 当0 CR时，其他输入信号都不起作用，由时钟触发器的逻 = = CR时，计数器清零。在0 R复位计数器也即使异步清辑特性知道，其异步输入端信号是优先的，0 = CR正是通过D 零的。 一：本实验设计的是一个8为二进制加法计算器，其功能就是对两个八位的二进制数执行加法运算，并可以异步清零。 二：电路可划分为三部分：半加器、全加器和复位电路。 1、半加器: 真值表 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 电路图 2全加器：由半加器和或门组成 电路图 3复位电路： 复位电路通过en控制，当en为‘1’时，执行加法运算，输出正确的值，当en为‘0’时，输输出及结果为全0. 三：实验波形仿真和VHDL 1、仿真图： 2、VHDL代码 1)半加器h_adder： library ieee; use ieee.std_logic_1164.all; entity h_adder is port (a,b :in std_logic; co,so :out std_logic); end entity h_adder; architecture fh1 of h_adder is begin so <= not(a xor (not b));co <= a and b ; end architecture fh1; 2)或门or2a： library ieee; use ieee.std_logic_1164.all; entity or2a is port (a,b :in std_logic; c: out std_logic); end entity or2a; architecture one of or2a is begin c <= a or b ; end architecture one; 3)全加器f_adder： library ieee; 8位二进制乘EDA实验 法器 学号：02115024 [2013.12.15] 班级：021151 姓名：王浩楠 指导老师：徐少莹 一.设计要求 8位二进制乘法采用移位相加的方法。即用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加，直到所有的部分积都被加过一次。 例如：11010101和10010011相乘，计算过程如下: 二.设计方法 按照这种算法，可以得到下图所示之框图和简单流程图。按照这种算法，可以得到下图所示之框图和简单流程图。图中Y寄存器存放被乘数M，B寄存器存放乘数N，A累加器存放部分积。A和Y中的数据在加法器中相加后送入A 中，而A和B相级联又构成了一个16bit的移位寄存器，当它工作于移位模式时，可以实现数据的右移。由于乘数的每一位不是0就是1 ，对应的部分积不是0就是被乘数本身，所以实际作部分积相加这一步时，只要根据乘数的对应位判断：如该位为1 ，则将累加器中的数据加上被乘数再移位；如该位为0时，就不加被乘数而直接移位。运算时首先将累加器A清零，并将被乘数M和乘数N分别存入寄存器Y和B，然后依据寄存器B中最右一位B0（数据N0）确定第一个部分积。将此部分积送入A累加器以后，将A连同寄存器B右移一位，部分积的最低位被移进寄存器B的最左位，乘数的最低位N0被移出寄存器B，而乘数的次低位N1被移至寄存器B的B0位。第二次仍然依据B0位的数据（N1）来确定第二个部分积，将部分积与累加器中的数据相加后右移一位，N1又被移出寄存器，数据N2被移到B0位置。。。。。这样，经过8次部分积相加位的操作，完成1次乘法运算，乘数N恰好被移出寄存器B，寄存器B中保存的就是运算积的低8位数据。移位相加的次数应用一个计数器来控制，每移位一次，计数器计一个数。当计数器计得8个数时，发出一个信号，使电路停止操作，并输出运算结果。 1 三位二进制同步减法计数器的设计(000、010) 1.1 课程设计的目的 1、学会利用触发器和逻辑门电路，实现六进制同步减法计数器的设计 2、学会掌握并能使用常用芯片74LS112、74LS08芯片的功能 3、学会使用实验箱、使用软件画图 4、了解计数器的工作原理 1.2 设计的总体框图 1.3 设计过程 1逻辑抽象分析 CP为输入的减法计数脉冲，每当输入一个CP脉冲，计数器就减一个1，当不够减时就向高位借位，即输出借位信号。当向高位借来1时应当为8，减一后为7。状态图中，状态为000输入一个CP脉冲，不够减，向高位借1当8，减1后剩7，计数器的状态应由000转为111，同时向高位输出借位信号，总体框图中C为借位信号。 2状态图 状态000、010为无效状态，据分析状态图为： /0 /0 /0 /0 /0 001011100101110111 /1 3 选择触发器，求时钟方程、输出方程和状态方程 ● 选择触发器 由于状态数M=6，触发器的个数n 满足122n n M -≤≤，故n 的取值为3。选用3个 下降沿触发的JK 触发器。 ● 求时钟方程 因为是同步，故012CP CP CP CP === ● 求输出方程 1.3.1 输出C 的卡诺图 根据输出C 的卡诺图可得输出方程为 C=Q 2n Q 1n ● 求状态方程 计数器的次态的卡诺图为 1.3.2 次态210n n n Q Q Q 的卡诺图 各个触发器的次态卡诺图如下： 1.3.3 2n Q 次态卡诺图 1.3.4 1n Q 的次态卡诺图 1.3.5 0n Q 的次态卡诺图 根据次态卡诺图可得次态方程为： Q 2n+1=Q 1n Q 0n +Q 2n Q 1n Q 1n+1= Q 1n Q 0n + Q 2n Q 1n + Q 2n Q 1n Q 0n Q 0n+1 =Q 2n +Q 0n 4 求驱动方程 Q 2n+1 =Q 1n Q 2n + Q 0n Q 1n Q 2n Q 1n+1=Q 0n Q 2n Q 1n +Q 0n Q 2n Q 1n Q 0n+1=Q 2n Q 0n +Q 2n Q 0n 驱动方程是： J 0 = Q 2n K 0 =Q 2n J 1 =Q 0n Q 2n K 1= Q 0n Q 2 J 2 = Q 1n K 2=Q 0n Q 1n 5 检查是否能自启动 将无效状态100、101分别代入输出方程、状态方程进行计算，结果如下： EDA课程设计报告 实验名称：八位乘法器 目录 一.引言 1.1 EDA技术的概念?? 1.2 EDA技术的特点?? 1.3 EDA设计流程?? 1.4 VHDL介绍?? 二．八位乘法器的设计要求与设计思路??2.1 设计目的?? 2.2 设计要求?? 三．八位乘法器的综合设计?? 3.1 八位乘法器功能?? 3.2 八位乘法器设计方案?? 3.3 八位乘法器实体设计?? 3.4 八位乘法器VHDL设计?? 3. 5八位乘法器仿真图形?? 心得体会?? 参考文献?? 一、引言 1.1 EDA技术的概念 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。 1.2 EDA技术的特点 利用EDA技术进行电子系统的设计，具有以下几个特点：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。因此，EDA技术是现代电子设计的发展趋势。 1.3 EDA设计流程 典型的EDA设计流程如下: 1、文本/原理图编辑与修改。首先利用EDA工具的文本或图形编辑器将设计者的设计意图用文本或图形方式表达出来。 2、编译。完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合做准备。 3、综合。将软件设计与硬件的可实现性挂钩，是将软件转化为硬件电路的关键步骤。 4、行为仿真和功能仿真。利用产生的网表文件进行功能仿真，以便了解设计描述与设计意图的一致性。 5、适配。利用FPGA/CPLD布局布线适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配臵、逻辑分割、逻辑优化、布局布线。适配报告指明了芯片内资源的分配与利用、引脚锁定、设计的布尔方程描述情况。 目录 1课程设计的目的与作用 (1) 2设计任务 (1) 2.1同步计数器 (1) 2.2序列信号发生器 (1) 3设计原理 (1) 3.1同步计数器 (1) 3.1.1加法计数器 (2) 3.1.2减法计数器 (2) 3.1.3用集成芯片设计一个256进制的加法器 (2) 3.2序列信号发生器 (3) 4实验步骤 (3) 4.1同步计数器 (3) 4.1.1加法计数器 (4) 4.1.2减法计数器 (7) 4.1.3用集成芯片设计一个256进制的加法器 (10) 4.2序列信号发生器 (11) 5设计总结与体会 (14) 6参考文献 (15) 1课程设计的目的与作用 1.了解同步计数器及序列信号发生器工作原理； 2.掌握计数器电路的分析，设计方法及应用； 3.掌握序列信号发生器的分析，设计方法及应用； 2设计任务 2.1同步计数器 1.使用设计一个循环型3位2进制加法计数器，其中无效状态为（001，010），组合电路 选用与门和与非门等。 2.根据自己的设计接线。 3.检查无误后，测试其功能。 2.2序列信号发生器 1.使用设计一个能循环产生给定序列的序列信号发生器，其中发生序列（1000001），组 合电路选用与门和与非门等。 根据自己的设计接线。 2.检查无误后，测试其功能。 3设计原理 3.1同步计数器 （1）计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。 （2）时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程， 移位硬件八位乘法器 作者：孤灯 摘要：纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的实用价值，而且由FPGA构成实验系统后，可以很容 易的用ASIC大型集成芯片来完成，性价比高，可操作性强。 关键词：加法器，寄存器，一位乘法器，锁存器。 Abstract The pure combinatory logic constitution multiplier although the working speed quite is quick,But too takes the hardware resources,Realizes the wide position multiplier with difficulty.Meets the ROM multiplication table based on the PLD component outside the multiplier then is unable to constitute the monolithic system,Also is impractica Here introduced constitutes by eight accumulators by the succession logic way design eight multipliers,Has the certain practical value, Moreover constitutes the experimental system after FPGA,May be very easy to complete with the ASIC large-scale integration chip,The natural price is higher than,Feasibility. 一．设计思路 纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的实用价值，而且由FPGA构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与 上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。 二．方案设计与论证 此设计是由八位加法器构成的以时序逻辑方式设计的八位乘法器，它的核心器件是八 加法器，所以关键是设计好八位加法器。 方案一：八位直接宽位加法器，它的速度较快，但十分耗费硬件资源，对于工业化设计是不合理的。 方案二：由两个四位加法器组合八位加法器，其中四位加法器是四位二进制并行加法器，它的原理简单，资源利用率和进位速度方面都比较好。综合 各方面的考虑，决定采用方案二。 三．工作原理 成绩评定表 学生姓名郝晓鹏班级学号1103060129 专业通信工程课程设计题目四位二进制加法 计数器 评语 组长签字： 成绩 日期20 年月日 课程设计任务书 学院信息科学与工程学院专业通信工程 学生姓名郝晓鹏班级学号1103060129 课程设计题目四位二进制加法计数（缺0010 0011 1101 1110） 实践教学要求与任务: 1、了解数字系统设计方法。 2、熟悉VHDL语言及其仿真环境、下载方法。 3、熟悉Multisim仿真环境。 4、设计实现四位二进制加计数（缺0010 0011 1101 1110） 工作计划与进度安排: 第一周：熟悉Multisim及QuartusII环境，练习数字系统设计方法。包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计 方法的优缺点 第二周：1.在QuartusII环境中仿真实现四位二进制加计数（缺0100 0101 1001 1010 ）。 2.在Multisim环境中仿真实现四位二进制加计数，缺（0100 0101 1001 1010），并通过虚拟仪器验证其正确性。 指导教师： 201 年月日专业负责人： 201 年月日 学院教学副院长： 201 年月日 摘要 本文采用在MAXPLUSⅡ环境中用VHDL语言实现四位二进制加法计数（缺0010 0011 1101 1110），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制加法计数器（缺0010 0011 1101 1110），并通过虚拟仪器验证其正确性。 关键词：MAXPLUSⅡ环境；VHDL语言；四位二进制加计数；Multisim环境 课程设计任务书 目录 1. 数字电子设计部分 (1) 1.1 课程设计的目的与作用 (1) 1.2设计任务： (1) 1.2.1同步计数器 (1) 1.2.2串行序列信号检测器 (1) 1.3设计原理： (2) 1.3.1同步计数器 (2) 1.3.2串行序列信号检测器 (2) 1.4实验步骤： (3) 1.4.1同步计数器： (3) 1.4.2串行序列检测器 (6) 1.5设计总结和体会 (9) 1.6参考文献 (10) 2．模拟电子设计部分 (11) 2.1课程A设计的目的与作用 (11) 2.1.1课程设计 (11) 2.2 设计任务、及所用multisim软件环境介绍 (11) 2.2.1 设计任务：负反馈放大电路的基本框图 (11) 2.2.2 Multisim软件环境的介绍 (12) 2.3电路模型的建立 (15) 2.4理论分析及计算 (15) 2.4.1电路反馈类型的判断 (15) 2.4.2对电压串联负反馈电路的理论分析 (16) 2.5仿真结果分析 (19) 2.6设计总结和体会 (23) 2.7 参考文献 (24) 1. 数字电子设计部分 1.1课程设计的目的与作用 1．了解同步计数器及序列信号发生器工作原理； 2．掌握计数器电路的分析，设计方法及应用； 3．掌握序列信号发生器的分析，设计方法及应用； 4．学会正确使用JK触发器。 1.2设计任务： 1.2.1同步计数器 1. 使用设计一个循环型3位2进制同步减法计数器，其中无效状态为（000,111），组合 电路选用与门和与非门等。 2. 根据同步计数器原理设计减法器的电路图。 3. 根据电路原理图使用Multisim进行仿真。 4. 将电路图进行实际接线操作。 5. 检查无误后，测试其功能。 1.2.2串行序列信号检测器 1.使用设计一个序列信号检测器，其中序列为（1110），组合电路选用与门和与非门等。 2.根据序列发生检测器原理设计检测器的原理图。 3.根据电路原理图使用Multisim进行仿真。 4.将电路图进行实际接线操作。 5.检查无误后，测试其功能。 合肥学院 课程设计报告 题目：移位相加型8位硬件乘法器 系别：电子信息与电气工程系 专业：通信工程 班级： 13通信工程（1）班 学号： 姓名： 导师：石朝毅 成绩： 2016年 6 月 11 日 移位相加型8位硬件乘法器设计 摘要 本次设计是基于时序结构的8位移位相加型乘法器,使用软件QuartusII进行仿真设计。完成此乘法器，我们需要首先设计该乘法器的组件，包括REGSHT模块、SREG8BT模块、AND8B模块和ADDER8BT模块，并对所有元件进行仿真，无误后可进行乘法器的设计。设计方法使用的是元件例化，具体原理是通过逐项相加来实现乘法功能，最终完成整体的VHDL程序设计并仿真。 关键词：时序；乘法器；元件例化 目录 第一章前言............................................ 错误!未定义书签。设计概述............................................. 错误!未定义书签。 问题提出与原理..................................... 错误!未定义书签。 设计需要........................................... 错误!未定义书签。第二章设计过程及结果.................................. 错误!未定义书签。设计思路............................................. 错误!未定义书签。 设计须知........................................... 错误!未定义书签。 基本步骤........................................... 错误!未定义书签。设计代码及仿真....................................... 错误!未定义书签。 元件REGSHT设计代码及仿真结果...................... 错误!未定义书签。 元件SREG8BT设计代码及仿真结果..................... 错误!未定义书签。 元件AND8B设计代码及仿真结果....................... 错误!未定义书签。 元件ADDER8BT设计代码及仿真结果.................... 错误!未定义书签。 总模块设计代码及仿真结果........................... 错误!未定义书签。第三章总结............................................ 错误!未定义书签。致谢................................................... 错误!未定义书签。 EDA课程设计报告 ------8位二进制乘法器设计 班级： 学号： 姓名： 目录 一．八位乘法器的设计要求与设计思路?? 2.1 设计目的?? 2.2 设计要求?? 二．八位乘法器的综合设计?? 3.1 八位乘法器功能?? 3.2 八位乘法器设计方案?? 3.3 八位乘法器各功能模块VHDL描述及仿真图形?? 3.4 八位乘法器顶层模块VHDL设计及下载验证?? 心得体会?? 参考文献?? 一、八位乘法器的设计要求与设计思路 1.1实验目的 学习并掌握应用8位二进制乘法器的原理、设计、分析和测试方法 1.2实验内容 利用移位相加原理设计一个8位二进制乘法器。 1.3实验要求 用VHDL编写代码，下载验证，并用8段数码管显示乘数和乘积。 二、八位乘法器的综合设计 2.1 八位乘法器功能 通过调节实验板，输入8位二进制的A和B，八位乘法器能实现其乘积，并在数码管上面显示出来其结果。 2.2乘法器设计方案 该乘法器是有由8 位加法器构成的以时序方式设计的8 位乘法器，采用逐项移位相加的方法来实现相乘。用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。直到所有的部分积都被加过一次。例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别为11010101和10010011,其计算过程如下图（a）下面分解8 位乘法器的层次结构，分为以下4 个模块： ①右移寄存器模块：这是一个8 位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。 ②加法器模块：这是一个8 位加法器，进行操作数的加法运算。 ③1 位乘法器模块：完成8 位与1 位的乘法运算。 ④锁存器模块：这是一个16 位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成输入数值的锁存与移位。 按照上述算法，可以得到下图所示之框图和简单流程图。图中8 位移位寄存器reg_8 存放乘数a，从a 的最低位开始，每次从reg_8 中移出一位，送至1×8 位乘法器multi_1 中，同时将被乘数加至multi_1 中，进行乘法运算，运算的结果再送至8 位加法器adder_8 中，同时取出16 位移位寄存器reg_16 的高8 位与之进行相加，相加后结果即部分积存入reg_16 中，进行移位后并保存。这样经过8 次对乘数a 的移位操作，所以的部分积已全加至reg_16 中，此时锁存器reg_16 存放的值即所要求的积。 目录 1设计目的与作用 (1) 设计目的及设计要求 (1) 设计作用 (1) 2设计任务 (1) 3三位二进制减法计数器的设计 (1) 设计原理 (1) 设计过程 (2) 4 74161构成227进制同步计数器并显示 (4) 设计原理 (4) 设计过程 (4) 5仿真结果分析 (5) 三位二进制减法计数器仿真结果 (5) 74161构成227进制同步计数器的仿真结果 (8) 6设计总结 (8) 7参考文献 (9) 1设计目的与作用 设计目的及设计要求 按要求设计三位二进制减法计数器（无效状态001，011）及用74161构成227进制同步计数器并显示，加强对数字电子技术的了解，巩固课堂上学到的知识，了解计数器，并且加强对软件multisim的了解。 设计作用 multisim仿真软件的使用，可以使我们对计数器及串行检测器有更深的理解，并且学会分析仿真结果，与理论结果作比较。加强了自我动手动脑的能力。 2设计任务 1.三位二进制减法计数器（无效状态001，011） 构成227进制同步计数器并显示 3三位二进制减法计数器的设计 设计原理 设计一个三位二进制减法计数器（无效状态001，011） 000 /0010 /0100 /0101 /0110 /0 111 /1 排列n n n 210 Q Q Q 图 状态图 设计过程 a ．选择触发器 由于JK 触发器的功能齐全，使用灵活，在这里选用3个CP 上升沿触发的边沿JK 触发器。 b ．求时钟方程 采用同步方案，故取012CP CP CP CP === c ．求状态方程 由所示状态图可直接画出电路次态n+1n+1n+1 210Q Q Q 卡诺图。再分解开便可以得到如图各触 发器的卡诺图。 Q 1n Q 0n Q 2n 00 01 11 10 1 图次态n+1 n+1n+12 10Q Q Q 卡诺图 Q 1n Q 0n Q 2n 00 01 11 10 成绩评定表 学生姓名班级学号 专业自动化课程设计题目数字电子 课程设计 评 语 组长签字： 成绩 日期20 年月日 课程设计任务书 学院信息科学与工程学院专业自动化 学生姓名班级学号 课程设计题目 1.三位二进制加法计数器（无效态：001，110） 2.序列信号发生器的设计（发生序列100101） 3.100进制加法计数器设计 实践教学要求与任务: 数字电子部分 1)采用multisim 仿真软件建立电路模型； 2)对电路进行理论分析、计算； 3)在multisim环境下分析仿真结果，给出仿真波形图。 工作计划与进度安排: 第1天： 1. 布置课程设计题目及任务。 2. 查找文献、资料，确立设计方案。 第2-3天： 1. 安装multisim软件，熟悉multisim软件仿真环境。 2. 在multisim环境下建立电路模型，学会建立元件库。 第4天： 1. 对设计电路进行理论分析、计算。 2. 在multisim环境下仿真电路功能，修改相应参数，分析结果的变化情况。 第5天： 1. 课程设计结果验收。 2. 针对课程设计题目进行答辩。 3. 完成课程设计报告。 指导教师： 201 年月日专业负责人： 201 年月日 学院教学副院长： 201 年月日 目录1 课程设计的目的与作用1 1.1设计目的及设计思想1 1.2设计的作用1 1.3 设计的任务1 2 所用multisim软件环境介绍1 3 三位二进制同步加法计数器设计3 3.1 基本原理3 3.2 设计过程3 4序列信号发生器的设计..6 4.1 基本原理6 4.2 设计过程6 6 100进制加法器计数器7 6.1 基本原理7 6.2 设计过程7 5 仿真结果分析8 5.1 三位二进制同步加法计数器仿真8 5.2 序列信号发生器（发生序列100101）的仿真11 6 设计总结和体会14 7 参考文献14 用程序输入法设计16位二进制加法计算器班级 xxxx 姓名 xxx 学号 xxxxx 内容提要: 计数器是数字系统中使用较多的一种时序逻辑器件。计数器的基本功能是统计时钟脉冲的个数，即对脉冲实现计数操作。计数器也可以作为分频、定时、脉冲节拍产生器和脉冲序列产生器使用。计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。本次课程设计将利用众多集成电路软件软件中的Quartus II软件，使用VHDL语言编程完成论文《用程序输入方法设计一个16位二进制加法计数器》，调试结果表明，所设计的计数器正确实现了计数功能。 关键词：二进制；加法计数器；VHDL语言 1问题分析 计数器是数字系统中使用较多的一种时序逻辑器件。计数器的基本功能是统计时钟脉冲的个数，即对脉冲实现计数操作。其工作原理可概述为：当输入时钟脉冲的一个上升沿（也可以是下降沿）来临时，二进制数据的低一位加1（或减1），并向高位进1（或借1）。在没 有外部约束条件时，计数器可进行与其二进制位数对应的数值的相应进制的自循环计数，如位数为3的计数器可进行8进制的自循环加法或减法计数。 可根据需要来设置计数器的位数，并通过外部约束条件来人为设定计数器的计数模数，来得到计数进制符合需要的N 进制计数器。所谓N 进制计数器，是指一个计数器的计数过程，在经历时钟脉冲信号的个为N 之后，二进制数据又回到初始状态的计数器。 表1.1计数器的状态表 图1.1计数器的状态图 2 设计原理 本论文所设计的16位二进制加法计数器，其中16位计数器输出Q[15..0]=0000000000000000，时钟CLK 的上升沿到来时，计数器处于预置工作状态，输出Q[15..0]= D[15..0]，D[15..0]是16位并行数据输入端，COUT 是进位输入端，当UPDOWN=0(进行加法操作)且输出Q[15..0]=1111111111111111时，COUT=1表示进位输出。 8位乘法器设计 一、摘要 纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的实用价值，而且由FPGA构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。 此设计是由八位加法器构成的以时序逻辑方式设计的八位乘法器，它的核心器件是八加法器，所以关键是设计好八位加法器。 二、综述 ARICTL是乘法运算控制电路，它的START信号上的上跳沿与高电平有2个功能，即16位寄存器清零和被乘数A[7...0]]向移位寄存器SREG8B加载；它的低电平则作为乘法使能信号，乘法时钟信号从ARICTL的CLK输入。当被乘数被加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，一位乘法器ANDARITH打开，8位乘数B[7..0]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数的移出位为0时，一位乘法器全零输出。如此往复，直至8个时钟脉冲后，由ARICTL的控制，乘法运算过程自动中止，ARIEND输出高电平，乘法结束。此时REG16B的输出即为最后的乘积。 三、方案设计与分析 方案一：八位直接宽位加法器，它的速度较快，但十分耗费硬件资源，对于工业化设计是不合理的。 方案二：由两个四位加法器组合八位加法器，其中四位加法器是四位二进制并行加法器，它的原理简单，资源利用率和进位速度等方面较好，综合各方面的考虑，决定采用第二种方案。 3.1程序清单 1．library ieee; ----四位二进制并行加法器 三位二进制减法计数器 精选文档 TTMS system office room 【TTMS16H-TTMS2A-TTMS8Q8- 成绩评定表 课程设计任务书 目录 1 课程设计的目的与作用 1.了解同步计数器及序列信号发生器工作原理； 2.掌握计数器电路的分析，设计方法及应用； 3.掌握序列信号发生器的分析，设计方法及应用 2 设计任务 三位二进制同步减法计数器 1.设计一个循环型三位二进制减法计数器，其中无效状态为（000，110），组合电路选用与门和与非门等。 2.根据自己的设计接线。 3.检查无误后，测试其功能。 串行序列发生器的设计 1.设计一个能循环产生给定序列的串行序列信号发生器，其中发生序列（1101），组合电路选用与门和与非门等。 2.根据自己的设计接线。 3.检查无误后，测试其功能。 基于74191芯片仿真设计54进制减法计数器并显示计数过程 1.设计一个基于74191芯片仿真设计54进制减法计数器并显示计数过程，组合电路部分选用与门和与非门等。 2.根据自己的设计接线。 3.检查无误后，测试其功能。 3设计原理 三位二进制减法计数器 1.计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。 2.时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。 是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。 串行序列发生器的设计 1.序列是把一组0,1数码按一定规则顺序排列的串行信号，可以做同步信号地址码，数据等，也可以做控制信号。 2.计数型序列信号发生器是在计数器的基础上加上反馈网络构成。要实现序列长度为M 序列信号发生器。其设计步骤为： a.先设计一个计数模值为M的计数器； b.再令计数器每一个状态输出符合序列信号要求； c.根据计数器状态转换关系和序列信号要求设计输出组合网络 3.3 74191芯片仿真设计54进制减法计数器并显示计数过程 1.写出的二进制代码 2.求归零逻辑 3.异步置数的值4FPGA实验报告8位乘法器—徐艺萍
四位二进制同步加法计数器(缺0011 0100 0101 0110)
移位相加8位乘法器的设计
三位二进制加法计数器(无效态：000,001)设计一个基于74138的组合电路 设计一个140进制加法计数器
8位二进制加法计算器
8位二进制乘法器
三位二进制同步减法计数器
八位乘法器VHDL及功能模块说明
三位二进制加法计数器、序列信号发生器的设计、用集成芯片设计一个256进制加法计数器
移位硬件八位乘法器
四位二进制加法计数器课程设计
三位二进制同步减法计数器(无效状态：000、111)电压串联负反馈放大电路
移位相加型8位硬件乘法器设计
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