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数电实验报告数电实验报告一、引言数电实验是电子信息类专业中非常重要的一门实践课程，通过实验操作和实际应用，能够帮助学生深入理解数字电路的原理和设计方法。
本篇实验报告将对我所进行的数电实验进行详细的记录和分析。
二、实验目的本次实验的主要目的是通过实际操作，了解数字电路的基本原理和设计方法，培养学生的实验能力和动手能力。
同时，通过实验的过程，提高学生对数字电路的理论知识的理解和掌握。
三、实验内容本次实验的内容包括数字电路的基本门电路实验、触发器实验以及计数器实验。
在门电路实验中，我们使用了与门、或门、非门等基本门电路，通过实际搭建电路并测量信号的输入和输出，验证门电路的功能和特性。
触发器实验中，我们学习了RS触发器、D触发器和JK触发器的原理和应用，通过搭建电路并进行时序分析，掌握触发器的工作原理和时序特性。
计数器实验中，我们使用了可逆计数器和非可逆计数器，通过实际搭建电路并进行计数操作，了解计数器的工作原理和计数方式。
四、实验步骤1. 根据实验指导书的要求，准备所需的器件和元件，包括集成电路芯片、电阻、电容等。
2. 按照实验指导书的电路图，搭建实验电路，并确保连接正确。
3. 使用万用表等仪器测量电路中的电压和电流值，记录下实验数据。
4. 根据实验要求，进行实验操作，如改变输入信号的频率、改变触发器的输入状态等。
5. 观察实验现象，并记录下实验结果。
6. 根据实验结果，进行数据分析和讨论，总结实验中的问题和经验。
五、实验结果与分析在实验过程中，我们成功搭建了各种数字电路，并进行了相应的实验操作。
通过测量和观察，我们得到了一系列实验数据，并对其进行了分析和讨论。
在门电路实验中，我们发现与门和或门可以实现逻辑与和逻辑或的功能，非门可以实现逻辑非的功能。
通过改变输入信号的状态，我们可以观察到门电路的输出信号的变化。
在触发器实验中，我们发现RS触发器可以实现存储功能，D触发器可以实现数据锁存功能，JK触发器可以实现时序控制功能。
实验三触发器及其应用班级：03051001班学号：姓名：同组成员：一、实验目的1.熟悉基本D触发器的功能测试。
2.了解D触发器的触发特点。
3.熟悉触发器的实际应用。
二、试验设备数字电路实验箱、数字双踪示波器、函数发生器、74LS00、74LS74三、实验原理触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。
在数字系统和计算机中有着广泛的应用。
触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
触发器呦集成触发器和门电路（主要是“与非门”）组成的触发器。
按其功能可分为有RS触发器、JK触发器、D触发器、T和T’功能等触发器。
触发方式有电平触发和边沿触发两种。
D触发器在时钟脉冲CP的前沿（正跳变0→1）发生翻转，触发器的次态1+nQ取决于CP脉冲上升沿到来之前D端的状态，及1+n Q=D。
因此，它具有置0、置1两种功能。
由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。
R和D S分D 别是决定触发器初始状态nQ的直接置0、置1端。
当不需要强迫置0、置1时，R和D S端都应置高电平（如接+5V电源）。
74LS74（CC4013）等均为上D升沿触发的边沿触发器。
图（1）为74LS74的引脚图，图（2）为其逻辑图，表（1）为其真值表。
D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等。
74LS000的引脚排列如图（3）。
图（1）图（2）表（1）图（3）四、实验内容1.用双D触发器构成二分频器2.用双D触发器构成四分频器3.生成如图所示时序脉冲五、实验结果1和2设计连接示意图见图（4）。
在CP1端加入1KHz，峰峰值为5.00V，平均值为2.50V的连续方波，并用示波器观察CP，1Q，2Q各点的波形，见图（5）。
数字电子技术实习报告一、实习目的与要求本次数字电子技术实习旨在让我们更好地理解和掌握数字电子技术的基本原理和应用，提高我们的实践能力和动手能力。
实习要求我们能够熟练使用数字电子实验设备，完成预定的实验项目，并能够对实验结果进行分析和总结。
二、实习内容与过程1. 实习前的准备：我们在实习前学习了数字电子技术的基本理论知识，包括数字逻辑基础、逻辑门电路、组合逻辑电路、触发器、时序逻辑电路等，并熟悉了相关实验设备的原理和使用方法。
2. 实习过程：我们在实验室里进行了多个数字电子实验，包括逻辑门电路实验、组合逻辑电路实验、触发器实验、时序逻辑电路实验等。
在实验过程中，我们亲自动手操作，观察实验现象，并记录实验数据。
3. 实验结果分析与总结：我们对实验结果进行了详细的分析和总结，深入理解了数字电子技术的原理和应用，并发现了实验过程中存在的问题，提出了改进措施。
三、实习心得与体会1. 通过本次实习，我们对数字电子技术有了更深入的理解和掌握，能够熟练使用相关实验设备，完成了预定的实验项目。
2. 实习过程中，我们学会了如何观察实验现象，分析实验数据，提高了解决问题的能力。
3. 实习让我们认识到，理论知识与实践操作是相辅相成的，只有掌握了扎实的理论知识，才能在实际操作中游刃有余。
4. 实习培养了我们的团队合作精神和责任感，我们在实习过程中相互帮助，共同完成了实验任务。
5. 实习让我们明白了，数字电子技术在现代社会中的重要地位和作用，激发了我们进一步学习的兴趣和动力。
四、实习成果与展望通过本次实习，我们取得了丰硕的成果，不仅提高了我们的实践能力和动手能力，也加深了对数字电子技术的理解和掌握。
在今后的学习和工作中，我们将继续努力，充分发挥数字电子技术的作用，为我国电子事业的发展贡献自己的力量。
总之，本次数字电子技术实习是一次非常有意义的实践教学活动，我们对数字电子技术有了更深入的了解和掌握，也培养了我们的实践能力和团队合作精神。
数电设计实验报告
《数电设计实验报告》
实验目的：通过本次实验，掌握数字电路设计的基本原理和方法，提高学生对数字电路设计的理论和实践能力。
实验内容：本次实验是基于数电设计的实践操作，通过实验板和相关器件进行数字电路设计与调试。
实验内容包括逻辑门电路设计、计数器设计、状态机设计等。
实验步骤：
1. 熟悉实验板和相关器件，了解数字电路设计的基本原理和方法；
2. 根据实验要求，设计逻辑门电路并进行仿真验证；
3. 设计并搭建计数器电路，测试其功能和性能；
4. 进行状态机设计，并对其进行调试和优化；
5. 总结实验过程中遇到的问题和解决方法，对实验结果进行分析和讨论。
实验结果：通过本次实验，我们成功设计并调试了一系列数字电路，包括逻辑门电路、计数器和状态机。
实验结果表明，我们掌握了数字电路设计的基本原理和方法，提高了对数字电路设计的理论和实践能力。
实验结论：本次实验使我们深入理解了数字电路设计的原理和方法，提高了我们的实践能力和创新意识。
通过实验，我们不仅学会了数字电路设计的基本技能，还培养了我们的团队合作和问题解决能力。
这些都为我们未来的学习和工作打下了坚实的基础。
总结：通过本次实验，我们深刻体会到了实践是检验理论的最好方法。
只有通过实际操作，我们才能真正理解数字电路设计的原理和方法，提高我们的实践
能力和创新意识。
希望通过今后的实验学习，我们能不断提高自己的技能和能力，为将来的学习和工作打下坚实的基础。
数字电路技术实验报告一、学号: 姓名: 日期:实验目的:（1）.用数码显示管实现0.1.2.3.4.0.3.0.3.4；（2）.用74LS90,5421BCD码实现模十计数；二、实验设备:（1）.数字电路试验箱；（2）.数字双踪示波器；（3）.函数信号发生器；（4）.集成电路: 74LS90；（5）.集成电路: 74LS00；三、实验原理:计数是一种最简单的基本运算计数器在数字系统中主要是对脉冲的个数进行计数以实现测量、计数和控制的功能同时兼有分频功能。
计数器按计数进制分为二进制计数器十进制计数器和任意进制计数器按计数单元中触发器所接收计数脉冲和翻转顺序分为异步计数器同步计数器按计数功能分有加法计数器减法计数器可逆双向计数器等。
异步清零2-5-10进制异步计数器74LS9074LS90是一块2-5-10进制异步计数器它由四个主从JK触发器和一些附加门电路组成其中一个触发器构成一位二进制计数器另三个触发器构成异步五进制计数器。
在74LS90计数器电路中设有专用置0端R01 R02和置9端S91 S92 当R1=R2=S1=S2=0时时钟从CP1引入Q0输出为二进制时钟从CP2引入Q3输出为五进制时钟从CP1引入Q0接CP2即二进制的输出与五进制的输入相连则Q3Q2Q1Q0输出为十进制8421BCD 码时钟从CP2引入而Q3接CP1即五进制的输出与二进制的输入相连Q0Q3Q2Q1输出为十进制5421BCD码。
74LS90管脚定义74LS00管脚定义74LS90功能表四、实验内容:（1）.用74LS90实现0123403034 （2）.用5421ＢＣＤ实现计数；五、实验结果:（1）.列出真值表；（2）.画出卡诺图；（3）.按化简结果连接图；（循环数字列表）（1）.F8=0；.四变量卡诺图:F 2=Q .Q .Q .Q 1020；F 1=Q 1；（5）.把F 8接地；F 4接Q3；F 2与相接Q .Q .Q .Q 1020；F 1与Q 1链接；六、心得体会:这次实验综合性较强, 主要考察了我们从实际问题中抽象出逻辑函数的能力。
数电实验报告范文实验名称：数字电路设计与实现实验目的：通过实验，掌握数字电路设计的基本原理和方法，并了解数字电路中常见的逻辑门的应用和性能特点，学会使用逻辑门组合构成各种数字电路，实现指定功能。
实验原理：1.逻辑门的基本原理与应用：逻辑门是数字电路中最基本，并且最重要的一类元件。
常见的逻辑门有与门、或门、非门，与非门、或非门、异或门等。
它们分别表示并、或、非、与非、或非、异或运算。
2.组合逻辑电路：由多个逻辑门组成的逻辑电路，称为组合逻辑电路。
在组合逻辑电路中，各个逻辑门输出与输入的关系是由逻辑门之间的位置和连接方式决定的。
实验仪器和材料：1.数字电路实验箱2.数字逻辑集成电路（例如74LS00、74LS02、74LS04等）3.连线实验步骤：1.实验前准备：将所需的74系列数字集成电路插入到数字电路实验箱的插槽中并连接好电源。
2.实验一：实现逻辑门的基本逻辑运算a.连接和经逻辑门74LS08，将A、B作为输入，将其输出接到LED指示灯上；b.依次给A、B输入不同的逻辑电平，观察输出结果，并记录下来；c.尝试连接其他逻辑门实现不同的逻辑运算，并观察其输出结果。
3.实验二：组合逻辑电路的设计a.根据实验需求，设计一个3输入与门电路；b.使用74LS08等逻辑门实现该电路；c.给输入端依次输入不同的逻辑电平，观察输出结果，并记录下来。
4.实验三：数字电路的简化和优化a.给定一个复杂的逻辑电路图，使用布尔代数等方法进行化简，寻找最简布尔方程；b.结合实际情况，将最简布尔方程转换为最简的逻辑电路图；c.根据设计的逻辑电路图，使用逻辑门组装出该电路，并验证其功能。
实验数据和结果：1.实验一结果：A，B，输:-------:，:-------:，:---------0，0，0，1，1，0，1，1，2.实验二结果：A，B，C，输:-------:，:-------:，:-------:，:--------0，0，0，0，0，1，0，1，0，0，1，1，1，0，0，1，0，1，1，1，0，1，1，1，3.实验三结果：（示例）原始布尔方程：F=A'B+AB'+AC+B'C最简化布尔方程：F=A⊕B⊕C逻辑电路图：实验结论：通过本次实验，我们学习到了逻辑门的基本原理、应用和各个逻辑门的特点。
实验三.基于Quartus II的硬件描述语言电路设计要求1：学习并掌握硬件描述语言（VHDL 或Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。
参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
要求2：熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。
参考“参考内容2”中给出的将8421BCD 码转换成0-9 的七段码译码器源程序，编写一个将二进制码转换成0-F 的七段码译码器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板，利用开发板上的数码管验证。
要求3：熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。
参考“参考内容3”中给出的四位二进制加减计数器的源程序，编写一个计数器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
要求4：熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。
参考“参考内容4”中给出的50M 分频器的源程序，编写一个能实现占空比50%的5M 和50M分频器即两个输出，输出信号频率分别为10Hz 和1Hz。
1）下载到DE0 开发板验证。
（提示：利用DE0 板上已有的50M 晶振作为输入信号，通过开发板上两个的LED 灯观察输出信号）。
电路框图如下：要求五：扩展内容：利用已经实现的VHDL 模块文件，采用原理图方法，实现0-F 计数自动循环显示，频率10Hz。
（提示：如何将VHDL 模块文件在逻辑原理图中应用，参考参考内容5）一．实验内容与结果（一）异或门逻辑电路设计1.异或门逻辑vhdl程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY yihuo ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END yihuo;ARCHITECTURE fwm OF yihuo ISBEGINC<=A XOR B;END;2.Quartus II波形仿真即结果3.下载到DEO开发板上验证（二）七段译码器1.七段数码管原理当FPGA对应输出端口为低电平时，点亮数码管相应的段；当FPGA对应输出端口为高电平时，熄灭数码管相应的段。
数字电子技术基础第三次实验报告一、描述QuartusII软件基本使用步骤①编写Verilog代码，用文本编辑器正确编写源文件,并经modelsim仿真确认该电路设计正确。
②打开QuartusII软件，新建工程New project (注意工程名和设计文件的module名保持一致)，选择和开发板一致的FPGA器件型号。
③添加文件，点击file->open,之后选择要添加的文件，并勾选Add file to currentproject.④编译，Start Compilation ,编译源文件(如有错误修改后,重新编译)。
⑤查看电路结构，使用Tool->RTL viewer工具查看电路图结构,是否和预期设计一致。
二、题目代码以及波形分析1.设计一款时钟上升沿触发的D寄存器a)编写模块源码module flipflop(D,Clock,Q);input D,Clock;output reg Q;always@(posedge Clock)Q=D;endmoduleb)测试模块`timescale 1ns/1psmodule tb_flipflop;reg Clock_test;reg D_test;wire Q_test;initialClock_test=0;always #20 Clock_test=~Clock_test;initialD_test=0;always #77 D_test=~D_test;flipflop UUT_flipflop(.Clock(Clock_test),.D(D_test),.Q(Q_test));endmodulec)仿真后的波形截图每当时钟上升沿到来时，触发器把D的信号传给Qd)综合后的RTL图形2.设计一款4bBit具有并行加载功能的移位寄存器编写模块源码a)编写模块源码module muxdff(D0,D1,Sel,Clock,Q);input D0,D1,Sel,Clock;output reg Q;wire D;assign D=Sel?D1:D0;always@(posedge Clock)Q<=D;endmodulemodule shift4(R,L,w,Clock,Q);input [3:0]R;input L,w,Clock;output wire [3:0]Q;muxdff Stage3(w,R[3],L,Clock,Q[3]);muxdff Stage2(Q[3],R[2],L,Clock,Q[2]);muxdff Stage1(Q[2],R[1],L,Clock,Q[1]);muxdff Stage0(Q[1],R[0],L,Clock,Q[0]); endmoduleb)测试模块`timescale 1ns/1psmodule tb_shift4;reg Clock_test;reg L_test;reg w_test;reg [3:0]R_test;wire [3:0]Q_test;initialClock_test=0;always #10 Clock_test=~Clock_test;initialbeginL_test=1;#14L_test=0;//always #14 L_test=~L_test;endinitialw_test=0;always #13 w_test=~w_test;initialR_test=4'b1010;shift4 UUT_shift4(.Clock(Clock_test),.L(L_test),.w(w_test),.R(R_test),.Q(Q_test));endmodulec)仿真后的波形截图L为0时并行加载，数组R为加载时的输入。
第1篇一、实验目的1. 理解数字电路的基本组成和基本逻辑门的工作原理。
2. 掌握常用逻辑门电路的设计方法。
3. 培养动手能力和分析问题、解决问题的能力。
二、实验仪器与设备1. 数字逻辑实验箱2. 逻辑分析仪3. 示波器4. 逻辑笔5. 实验指导书三、实验原理数字电路是由逻辑门、触发器等基本元件组成的，用于处理和传输二进制信息的电子系统。
本实验主要涉及以下几种基本逻辑门：1. 与门（AND）2. 或门（OR）3. 非门（NOT）4. 异或门（XOR）5. 同或门（XNOR）这些逻辑门可以组合成复杂的逻辑电路，实现各种逻辑功能。
四、实验内容1. 基本逻辑门实验（1）观察与门、或门、非门、异或门、同或门的基本逻辑功能。
（2）通过实验验证逻辑门电路的正确性。
2. 组合逻辑电路实验（1）设计一个四路数据选择器。
（2）设计一个编码器，将10个二进制数编码成4位二进制数。
（3）设计一个译码器，将4位二进制数译码成10个输出信号。
3. 时序逻辑电路实验（1）观察触发器的逻辑功能。
（2）设计一个计数器，实现从0到9的计数功能。
五、实验步骤1. 基本逻辑门实验（1）根据实验指导书，搭建与门、或门、非门、异或门、同或门的实验电路。
（2）通过逻辑笔和逻辑分析仪观察各个逻辑门的输入输出关系。
（3）分析实验结果，验证逻辑门电路的正确性。
2. 组合逻辑电路实验（1）根据实验要求，设计四路数据选择器的电路图。
（2）搭建实验电路，通过逻辑笔和逻辑分析仪观察数据选择器的输入输出关系。
（3）分析实验结果，验证数据选择器的正确性。
（4）根据实验要求，设计编码器的电路图。
（5）搭建实验电路，通过逻辑笔和逻辑分析仪观察编码器的输入输出关系。
（6）分析实验结果，验证编码器的正确性。
（7）根据实验要求，设计译码器的电路图。
（8）搭建实验电路，通过逻辑笔和逻辑分析仪观察译码器的输入输出关系。
（9）分析实验结果，验证译码器的正确性。
3. 时序逻辑电路实验（1）根据实验要求，设计计数器的电路图。
实验三实验3 译码器及其应用姓名：朱金栋学号：2011303491 班级：14011106一实验目的(1)掌握中规模集成译码器的逻辑功能和使用方法(2)熟悉掌握集成译码器74LS138的应用(3)掌握集成译码器的扩展方法二实验设备数字电路实验箱集成电路74LS20集成电路74LS138集成电路74LS20四输入与非门可以实现两组四输入实现与非运算引脚定义：输入端1，2，4，5 9，10，12，13输出端 6 8接地7电源14NC端3,11集成电路74LS138 3线8线译码器 引脚定义： 选择端 1,2,3 允许端 4,5,6输出端 7,9,10,11,12,13,14,15 接地 8 电源 16其中4,5,6号允许端为使能输入，与逻辑 74LS138功能表输 入输 出S1 S2+S3A1A2 A3 Y0 Y1Y2Y3 Y4 Y5 Y6 Y7功能1 0 0 0 0 0 1 1 1 1 1 1 1 译 码1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 11111111111 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00 x x x 1 1 1 1 1 1 1 1 1 禁止x 1 x x 1 1 1 1 1 1 1 1 1三实验内容1. 74LS138译码器的逻辑功能的测试按照下图的电路用模拟软件连接实现有三组输入端输入8种数据，输出8种数据，用发光二极管检测是否成功与逻辑关系2.利用3-8译码器74LS138和与非门74LS20实现函数：Y+=A+BABCCB将函数化简7417410Y Y Y YO Y Y Y Y ABC C B A C B A C B A ABC C B B A Y ∙∙∙=+++=+++=++=以上为函数的化简式；可以看出为四个输入切均为与非关系由此可以构造将译码器的Y0 Y1 Y4 Y7 号输出端接到74LS20四输入与非门上，来实现函数其电路图为下图3.用两片74LS138组成4-16线译码器74LS138为三组输入，最大实现0~7 至间的输入，要实现4-16线译码器，可以用两片74LS138实现，每片分别实现8个数据的选项，即其可以共用前8组数据，最高位实现集成电路的选项，由于只有两片，所以可以直接用最高位的两个状态表示。
实验三.基于Quartus II的硬件描述语言电路设计要求1：学习并掌握硬件描述语言（VHDL 或Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。
参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
要求2：熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。
参考“参考内容2”中给出的将8421BCD 码转换成0-9 的七段码译码器源程序，编写一个将二进制码转换成0-F 的七段码译码器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板，利用开发板上的数码管验证。
要求3：熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。
参考“参考内容3”中给出的四位二进制加减计数器的源程序，编写一个计数器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
要求4：熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。
参考“参考内容4”中给出的50M 分频器的源程序，编写一个能实现占空比50%的5M 和50M分频器即两个输出，输出信号频率分别为10Hz 和1Hz。
1）下载到DE0 开发板验证。
（提示：利用DE0 板上已有的50M 晶振作为输入信号，通过开发板上两个的LED 灯观察输出信号）。
电路框图如下：要求五：扩展内容：利用已经实现的VHDL 模块文件，采用原理图方法，实现0-F 计数自动循环显示，频率10Hz。
（提示：如何将VHDL 模块文件在逻辑原理图中应用，参考参考内容5）一．实验内容与结果（一）异或门逻辑电路设计1.异或门逻辑vhdl程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY yihuo ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END yihuo;ARCHITECTURE fwm OF yihuo ISBEGINC<=A XOR B;END;2.Quartus II波形仿真即结果3.下载到DEO开发板上验证（二）七段译码器1.七段数码管原理当FPGA对应输出端口为低电平时，点亮数码管相应的段；当FPGA对应输出端口为高电平时，熄灭数码管相应的段。
数码管的各段位置索引如图所示。
2.Vhdl程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY exa3_2 ISPORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END exa3_2;ARCHITECTURE fwm OF exa3_2 ISBEGINPROCESS(data_in)BEGINCASE data_in ISWHEN"0000"=>dis_out<="1000000";--显示0WHEN"0001"=>dis_out<="1111001";--显示1WHEN"0010"=>dis_out<="0100100";--显示2WHEN"0011"=>dis_out<="0110000";--显示3WHEN"0100"=>dis_out<="0011001";--显示4WHEN"0101"=>dis_out<="0010010";--显示5WHEN"0110"=>dis_out<="0000010";--显示6WHEN"0111"=>dis_out<="1111000";--显示7WHEN"1000"=>dis_out<="0000000";--显示8WHEN"1001"=>dis_out<="0010000";--显示9WHEN"1010"=>dis_out<="0001000";--显示AWHEN"1011"=>dis_out<="0000011";--显示bWHEN"1100"=>dis_out<="1000110";--显示cWHEN"1101"=>dis_out<="0100001";--显示dWHEN"1110"=>dis_out<="0000110";--显示EWHEN"1111"=>dis_out<="0001110";--显示FEND CASE;END PROCESS;END fwm;3.Quartus II波形仿真及结果4.下载到DEO开发板验证（三）时序电路计数器1.vhdl程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY exa3_3 ISPORT ( clk,RST : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0);--四位计数COUT: OUT STD_LOGIC);--进位位END exa3_3;ARCHITECTURE fwm OF exa3_3 ISSIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(clk,RST,Q1)BEGINIF RST = '0' THEN Q1<=(OTHERS => '0'); COUT<= '0';--qinglingELSIF clk'EVENT AND clk='1' THENQ1<=Q1+1; COUT<= '0'; --jishuIF Q1 >= "1111" THEN Q1<=(OTHERS => '0'); COUT<= '1';--jinweiEND IF;END IF;END PROCESS;DOUT<=Q1 ;END fwm;2.Quartus II波形仿真及结果3.下载到DEO开发板验证（四）分频电路1.Vhdl程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY exa3_4 ISPORT(clk:IN STD_LOGIC;clk_out1:OUT STD_LOGIC;clk_out10:OUT STD_LOGIC);END exa3_4;ARCHITECTURE fwm OF exa3_4 ISCONSTANT m : INTEGER:= 25000000;--50M 分频到1Hz 时=25000000。
SIGNAL tmp1 :STD_LOGIC;SIGNAL tmp2 :STD_LOGIC;BEGINPROCESS(clk)VARIABLE cout1 : INTEGER range 0 to 50000000;VARIABLE cout2 : INTEGER range 0 to 5000000;BEGINIF clk'EVENT AND clk='1' THENcout1:=cout1+1; --计数器+1IF cout1<=m THEN tmp1<='0';--计数小于等于25000000，输出0ELSIF cout1<m*2 THEN tmp1<='1';--计数小于50000000，输出1ELSE cout1:=0; --计数器清零END IF;cout2:=cout2+1; --计数器+1IF cout2<=m/10 THEN tmp2<='0';--计数小于等于25000000，输出0ELSIF cout2<m/5 THEN tmp2<='1';--计数小于50000000，输出1ELSE cout2:=0; --计数器清零END IF;END IF;END PROCESS;clk_out1<=tmp1;clk_out10<=tmp2; --分频器输出END fwm;2.下载到DEO开发板上验证（五）0—F计数自动循环1.由vhdl文件生成原理图方法：在QuartusII中，File-> Create/Update -> Create Symbol Filesfor Current File即可。
2.0—F自动循环显示电路图3.下载到DEO开发板上验证二．实验心得经过这次实验，我对vhdl程序语言有了更多的了解，可以编写自己需要的电路程序，很有成就感，而且这几个实验循序渐进，不仅回顾了上课所学的数电知识，而且也是对自己动手能力钻研能力的一次锻炼，每次出错后，不得不回顾找问题，再一次的思考，总之过程还是很有趣的，自己的能力也有了很大的提高。
