电子信息工程专业
FPGA与ASIC设计实践教
程
设计报告
班级：电子信息工程1303班
学号：201315110 __________
姓名:田佳鑫________________
日期：2015年11月4日
指导老师：彳_____________
目录
1系统总体方案及硬件设计 (3)
1.1 设计内容 (3)
1.2 设计要求 (3)
1.3 实现要求 (3)
2各模块设计及电路图 (3)
2.1 设计项目简介 (3)
2.2 分块设计代码 (4)
2.3 总体框图设计 (7)
2.4 管脚锁定图 (8)
3 课程设计体会 (8)
1 系统总体方案及硬件设计
1.1 设计内容
数字跑表电路
1.2 设计要求
(1) 跑表的计时范围为0.01 —59min59.99s 。
(2) 具有异步清零、启动。计时和暂停功能。
(3) 输入时钟频率为100Hz。
(4) 要求数字跑表的输出能够直接驱动共阴极7 段数码管1.3 实现要求
(1) 分析功能要求, 划分功能模块。
(2) 编写各模块的Verilog HDL 语言设计程序
⑶在Quartus U软件或其他EDA软件上完成设计和仿真
(4)根据实验装置上的CPLD/FPGA芯片，在适配时选择相应的芯片，将设计生成配置文件或JEDEC文件，然后将配置文件或JEDEC文件下载到实验装置上运行，操作实验装置上设定的功能幵关，验证设计功能。
2各模块设计及电路图
2.1设计项目简介
主控模块分别连接6个数码管显示模块和分频模块，分频模块给主控模块的计数器提供时钟源，主控模块在按键的控制下，在其中计数器的作用下输出给数码管显示装置，实现跑表功能。
振荡器
分频器?计
数
器
2.2分块设计代码
(1)分频模块: module fenpin(CLK,CLK2); // 输入50MHz 输出分频到1Hz in put CLK; output CLK2;
reg CLK2;
reg[31:0] counter2;
parameter N2=5000000; always@(posedge CLK)
begin
if(counter2==250000)
begin
counter2<=0;
CLK2<=~CLK2;
end
else
counter2<=counter2+1;
end
endmodule
( 2)控制模块：
module sz(clk,clr,pause,msh,msl,sh,sl,mh,ml); inputclk,clr; input pause;
output[3:0]msh,msl,sh,sl,mh,ml;
reg[3:0]msh,msl,sh,sl,mh,ml;
reg cn1,cn2;
always@(posedgeclk or posedgeclr)
begin
if(clr)
begin
{msh,msl}<=8'h00;
cn1<=0;