课程设计报告
课程数字系统课程设计
题目 7段LED译码显示电路
专业电子信息工程
班级 B170301
学号 B17030104，B17030115，B17030124 姓名
指导老师
2019年 12 月 16 日
目录
一、相关介绍 (1)
1、VHDL语言的简介 (1)
2、QuartusⅡ的简介 (2)
二、课程设计 (2)
三、设计实现仪器及环境 (3)
四、设计步骤及结果 (3)
1、建文件夹并编译设计文件 (3)
2、创建工程 (5)
3、编译前设置 (7)
4、全程编译 (8)
5、时序仿真 (8)
6、生成元件 (10)
五、设计总结 (11)
7段LED译码显示电路
【摘要】
7段数码管是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能做十进制BCD译码，然而数字系统中的处理和运算都是二进制，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。本实验中的7段译码管输出信号LED7S的7位分别接数码管的7个段，高位在左，低位在右。
【关键字】七段显示译码器，VHDL语言，QuartusⅡ软件
一、相关介绍
1、VHDL语言的简介
VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。
VHDL主要用于描述数字系统的结构，行为功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个原件，一个电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法部分。在对一个设计实体定义了外部界面后，一旦其内部开发后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
VHDL语言用于数字系统设计的主要优点是：允许用软件描述系统的硬件结构，即描述系统怎样分解为子系统和子系统间怎样互连；允许使用类似常用编程语言形式的系统功能指
标；允许对系统设计在制造前以低廉的花费进行性能模拟验证；允许设计的详细结构从更抽象的性能指标出发沿自顶向下的路线结构分层次地进行综合；允许设计重用和在可编程ASIC器件上生成设计芯片。
2、QuartusⅡ的简介
QuartusⅡ提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片（电路）平面布局连线编辑；LogicLock增量设计方法，用户建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时许逻辑仿真工具；定时/时许分析与关键路径延时分析；可使用SignalTapⅡ逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog 网表文件和Verilog网表文件。
二、课程设计
1、熟悉QuartusⅡ软件应用环境，了解实验流程。
2、编写简单的VHDL代码，并在QuartusⅡ中进行调试和验证。
3、学习7段数码显示译码器的设计。
4、设计要求：用QuartusⅡ软件，编写VHDL代码，设计7段译码器，将计数值译为对应的
16进制码，并在7段LED数码器，显示出“0----9”.
5、共阴极结构及真值表
数字0——9的7段译码器真值表
三、设计实现仪器及环境
QuartusⅡ软件、modelsim等相关软件。
四、设计步骤及结果
1、建文件夹并编译设计文件
在D:\PROJECT\vhd1中创建文件夹取名Dec。打开QuartusⅡ，选择
菜单File中New。在New窗口中的Device Design File中选择语言
类型VHDL File如图1。在该编译窗口中键入本实验的程序。将其保
存在文件夹Dec里，文件名与实体名一致，类型为vhd。
图1
程序如下
2、创建工程
（1）选择菜单File中New Project Wizard命令，在如下“工程设置”对话框中单击右侧“...”按钮，找到文件夹D:\PROJECT\vhdl\Dec，选中已存文件夹中的Dec_7s.vhd文件。如图2单击Next，将与工程有关的文件加入此工程。
图2
（2）选择目标芯片cyclone Ⅳ E系列的EP4CE22F17C8，如图3
图3
（3）选择仿真器和综合器类型。都默认为None
（4）工具设置。这里面默认使用QuartusⅡ自带的所有设计工具。如图4
图4
（5）结束设置。
3、编译前设置
（1）选择FPGA目标芯片。（创建工程时已选定）
（2）选择配置器件的工作方式。选择菜单Assignment中的Device命令，在新的窗口中点击Device and Pin Options按钮，选择General项。设置如图5：
图5
（3）选择配置器件和编程方式。
（4）选择输出设置。
（5）选择目标闲置引脚的状态。
4、全程编译
选择Processing 菜单中的Start Compilation 项，启动全程编译。如图6
图 6
5、时序仿真
（1）打开波形编辑器。选择菜单File 中的New 项，选择Vector Waveform File ，单击OK 。如图7、图8
图 8
（2）设置仿真时间区域。在Edit 菜单中选择Set End Time 项，在弹出的Time 栏中输入50，单位是 μs ，单击OK 即可。如图
9
图 7
图 9
（3）波形文件保存。选择File 中的Save As ，默认保存在D:\PROJECT\vhdl\Dec 中。 （4）将工程Dec_7s 中的端口信号名选入波形文件编辑器中。
选择File 菜单中Insert 下Insert Node or Bus 命令，点击Node Finder 按钮。找出Dec_7s 中所用的引脚，并拖入波形文件编辑器中，如图10、图11
（5）编辑输入波形并进行仿真器参数设置。如图12
图 12
（6） 启动仿真器并观察结果。如图
13
图 10
图 11
图13
6、生成元件
如图14
图14
5、生成RTL电路图。选择Tools项Netlist_Viewers中RTL Viewer
RTL电路图
6.引脚设置。
五、设计总结
本次课程设计中，出现了许多问题，在程序设计方面，编写代码遇到中英文符号的使用错误，语句编写逻辑出现错误其中有Error:top—level design entity
“Dec_7s”is Undefined,解决方法在菜单→任务点击第一个General选项中，在
Top-level entity标签指示下的编辑框里输入“Dec_7s”。在输入波形，并进行仿真器参数设置存在疑惑。
通过这次设计我们了解并掌握VHDL硬件描述语言的设计方法和思想，使自己能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，基本掌握了运用VHDL设计电子系统的流程和方法，加强培养了自己对电子系统的设计能力。我们也了解了VHDL的一些知识，VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有了许多硬件特征语句外，VHDL的语言形式和描述风格与句法是十分类似与一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分）既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL语言作为一种国际标准化的硬件描述语言，自1987年获得IEEE批准以来，经过了1993年和2001年两次修改，至今已被众多的国际知名电子设计自动化（EDA）工具研发商所采用，并随同EDA 设计工具一起广泛地进入了数字系统设计与研发领域，目前已成为电子业界普遍接受的一种硬件设计技术。
VHDL语言的运用提高了我们设计电子系统的效率，简单实用，也在此次设计中提升了我们自身运用所学知识的能力，也更加体会出作为团队中的一员要以团队思想为主题发挥自己的思维。
【参考文献】
【1】EDA技术与VHDL(第2版) 潘松黄继业编著清华大学出版社.2007
【2】EDA技术实验与课程设计曹昕燕周凤臣聂春燕编著清华大学出版社.2006