一Vhdl语言中
1 提示：VHDL syntax error:expected choice in case statement
Case语句中没覆盖到所有的情况，要加whe n others=> null;
二.在verge hdl语句中
在QuartusII下进行编译和仿真的时候，会出现一堆warning,有的可以忽略，有的却需要注意，虽然按F1可以了解关于该警告的帮助，但有时候帮助解释的仍然不清楚，大家群策群力，把自己知道和了解的一些关于警告的问题都说出来讨论一下，免得后来的人走弯路?
下面是我收集整理的一些，有些是自己的经验，有些是网友的，希望能给大家一点帮助，如有不对的地方，请指正，如果觉得好，请版主给点威望吧，谢谢
1. Found clock-sensitive change during active clock edge at time
原因：vector source file中时钟敏感信号(如：数据，允许端，清零，同步加载等)在时钟
的边缘同时变化。而时钟敏感信号是
不能在时钟边沿变化的。其后果为导致结果不正确。
措施：编辑vector source file
2. Verilog HDL assignment warning at
原因:在HDL设计中对目标的位数进行了设定，如:reg[4:0] a;而默认为32位,将位数裁定到合适
的大小
措施:如果结果正确，无须加以修正，如果不想看到这个警告，可以改变设定的位数
3. AII reachable assignments to data_out(10) assign 'O', register removed by optimization
原因:经过综合器优化后，输出端口已经不起作用了
4. Follow ing 9 pi ns have nothing, GND, or VCC drivi ng datai n port -- cha nges to this conn ectivity may cha nge fitt ing results
原因:第9脚，空或接地或接上了电源
措施:有时候定义了输出端口，但输出端直接赋’0'便会被接地，赋’1'接电源。如果你
的设计中这些端口就是这样用的，那便可以不理会这些warni ng
5. F ound pins functioning as un defi ned clocks an d/or memory en ables
原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指
你的某些管脚在电路当中起到了时钟管脚的
作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把"elk”作为未定
义的时钟。
措施:如果clk不是时钟，可以加"not clock”的约束；如果是，可以在clock setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assig nme nts>Timi ng
an alysis sett in gs... >ln dividual clocks...>...
注意在Applies to node中只用选择时钟引脚一项即可，required fmax 一般比所要求频率高5% 即
可，无须太紧或太松。
6. Ti ming characteristics of device EPM570T144C5 are prelim inary
原因：因为MAXII是比較新的元件在Quartusll中的時序並不是正式版的，要等Service Pack
措施:只影响Quartus的Waveform
7. Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not en abled
扌昔施:将sett ing 中的tim ing Requireme nts&Opti on-->More Timing Sett in g-->sett in g-->E nable Clock Latency 中的on 改成OFF
8. F ound clock high time violatio n at 14.8 ns on register
"|cou nter|lpm_cou nter:cou nt1_rtl_O|dffs[11]"
原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold 时间
措施在中间加个寄存器可能可以解决问题
9. war ning: circuit may not operate.detected 46 non-operati onal paths clocked by clock clk44 with clock skew larger tha n data delay
原因：时钟抖动大于数据延时，当时钟很快，而if等类的层次过多就会出现这种问题，但这个问题多是在器件的最高频率中才会出现
措施：sett in g-->ti ming Requireme nts&Opti on s-->Default required fmax 改小一些，如改至U
50MHZ
10. Desig n contains
原因:输入引脚没有驱动逻辑(驱动其他引脚)，所有的输入引脚需要有输入逻辑措施:如果这种情况是故意的，无须理会,如果非故意，输入逻辑驱动.
11. Warning : Found clock high time violation at 8.9ns on node 'TEST3.CLK'
原因：FF中输入的PLS的保持时间过短措施：在FF中设置较高的时钟频率
12. War ning: Found 10 no de(s) in clock paths which may be acting as ripple an d/or gated clocks -no de(s) an alyzed as buffer(s) result ing in clock skew
原因:如果你用的CPLD只有一组全局时钟时，用全局时钟分频产生的另一个时钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW>会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。
措施:如果用有两组以上全局时钟的芯片，可以把第二个全局时钟作为另一个时钟用，可以
解决这个问题。FPGA
13. Critical Warning: Timing requirements were not met. See Report window for details.
原因：时序要求未满足，
措施：双击Compilation Report-->Time Analyzer--> 红色部分(如clock setup:'clk'等)-->左键单击list path,查看fmax的SLACK REPOR再根据提示解决，有可能是程序的算法问题或fmax设置问题
14. War ning: Can't find sig nal in vector source in put pin |whole|clk10m
原因：这个时因为你的波形仿真文件(vector source file )中并没有把所有的输入信号(input pin)加进去，对于每一个输入都需要有激励源的
15. C an't achieve minimum setup and hold requirement
原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关，一般是由于多时钟引起的
措施：利用Compilation Report-->Time Analyzer-->红色部分(如clock hold:'clk'等)，在slack 中观察是hold time 为负值还是setup time 为负值，然后在：Assignment-->Assignment Editor-->To中增加时钟名(from node finder)，Assignment Name中增加和多时钟有关的Multicycle 和Multicycle Hold 选项，如hold time 为负，可使Multicycle hold 的值>multicycle, 如设为2和1。
16: Can't an alyze */*.v is miss ing
原因：试图编译一个不存在的文件，该文件可能被改名或者删除了
措施：不管他，没什么影响
17. War ning: Can't find sig nal in vector source in put pin |whole|clk10m
原因：因为你的波形仿真文件( vector source file )中并没有把所有的输入信号(in put pi n) 加进去，对于每一个输入都需要有激励源的
18. Error: Can't name logic function scfifo0 of instance "inst" -- function has same name as current desig n file
原因：模块的名字和project的名字重名了
措施：把两个名字之一改一下，一般改模块的名字
19. War ning: Using desig n , which is not specified as a desig n the curre nt project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: Ipm_fifo0
原因：模块不是在本项目生成的，而是直接copy 了别的项目的原理图和源程序而生成的，
而不是用QUARTUS将文件添加进本项目
措施：无须理会，不影响使用
20. Ti ming characteristics of device
原因：目前版本的QuartusII只对该器件提供初步的时序特征分析
措施：如果坚持用目前的器件，无须理会该警告。关于进一步的时序特征分析会在后续版本
的Quartus得到完善。
21. Timing Analysis does not support the analysis of latches as synchronous elements for the curre ntly selected device family
原因：用analyze_latches_as_synchronous_elements setting 可以让Quaruts II 来分析同步锁存，
但目前的器件不支持这个特性
措施：无须理会。时序分析可能将锁存器分析成回路。但并不一定分析正确。其后果可能会
导致显示提醒用户：改变设计来消除锁存器，但实际其实无关紧要
22. W ar nin g:F ound xx output pins without output pin load capacita nee assig nment
原因：没有给输出管教指定负载电容
解决方法：该功能用于估算TCO和功耗，可以不理会，也可以在Assignment Editor中为相应
的输出管脚指定负载电容，以消除警告
1 Warning: VHDL Process Stateme nt warning at ran dom.vhd(18): sig nal reset is in stateme nt, but is not in sen sitivity list
----没把sin gal 放到process ()中
2 Warning: Found pins ing as un defi ned clocks an d/or memory en ables
Info: Assu ming node CLK is an un defi ned clock
-=-----可能是说设计中产生的触发器没有使能端
3 Error: VHDL In terface Declarati on error in clk_ge n. vhd(29): in terface object "clk_sca n" of mode out cannot be read. Change object mode to buffer or ino ut.
--- 信号类型设置不对，out当作buffer来定义
4 Error: Node in sta nee "clk_ge n1" in sta ntiates un defi ned en tity "clk_ge n"
--- 引用的例化元件未定义实体——en tity "clk_ge n"
5 Warning: Found 2 no de(s) in clock paths which may be acting as ripple an d/or gated clocks -no de(s) an alyzed as buffer(s) result ing in clock skew
Info: Detected ripple clock "clk_ge n: clk_ge n1|clk_i ncr" as buffer
Info: Detected ripple clock "clk_ge n: clk_ge n1|clk_sca n" as buffer
6 Warning: VHDL Process Statement warning at ledmux.vhd(15): signal or variable "dataout" may not be assig ned a new in every possible path through the Process Stateme nt. Signal or variable "dataout" holds its previous in every path with no new assignment, which may create a comb in ati on al loop in the curre nt desig n.
7 Warning: VHDL Process Stateme nt warning at divider_10.vhd(17): sig nal "c nt" is read in side the Process Stateme nt but isn't in the Process Stateme nt's sen sivitity list
-----缺少敏感信号
8 Warning: No clock tran siti on on "coun ter_bcd7:co un ter_co un ter_clk|q_sig[3]" register
9 Warning: Reduced register "co un ter_bcd7:co un ter_co un ter_clk|q_sig[3]" with stuck clock port to stuck GND
10 Warning: Circuit may not operate. Detected 1 non-operational path(s) clocked by clock "class[1]" with clock skew larger than data delay. See Compilation Report for details.
11 Warning: Circuit may not operate. Detected 1 non-operati onal path(s) clocked by clock "sig n" with clock skew larger tha n data delay. See Compilati on Report for details.
12 Error: VHDL error at counter_clk.vhd(90): actual port "class" of mode "in" cannot be associated with formal port "class" of mode "out"
------两者不能连接起来
13 Warning: Ignored node in vector source file. Can't find corresponding node name "class_sig[2]" in desig n.
-- 没有编写testbench文件，或者没有编辑输入变量的值testbench里是元件申明和映射
14 Error: VHDL Bin di ng In dicati on error at freqdetect_top.vhd(19): port "class" in desig n en tity does not have std_logic_vector type that is specified for the same gen eric in the associated comp onent
---在相关的元件里没有当前文件所定义的类型
15 Error: VHDL error at ton gbu.vhd(16): can't infer register for sig nal "gate" because sig nal does not hold its outside clock edge
16 Warning: Found clock high time violati on at 1000.0 ns on register
"|fc oun ter|lpm_co un ter:temp_rtl_0|dffs[4]"
17 Warning: Compiler packed, optimized or syn thesized away node "temp[19]". Ig nored vector source .
---"temp[19]"被优化掉了
18 Warning: Reduced register "gate~reg0" with stuck data_in port to stuck GND
19 Warning: Desig n contains 2 in put pin(s) that do not drive logic
Warning: No output depe ndent on in put pin "elk"
Warning: No output depe ndent on in put pin "sig n"
------输出信号与输入信号无关，
20 Warning: Found clock high time violation at 16625.0 ns on register "|impulcomp|gate1"
21 Error: VHDL error at impulcomp.vhd(19): can't implement clock enable condition specified using binary operator "or"
22 Error: VHDL Association List error at period_counter.vhd(38): actual parameter assigned to formal parameter "alarm", but formal parameter is not declared
---- 连接表错误，形参"alarm"赋值给实参，形参没定义，可能是形参与实参的位置颠倒了，规定形参在实参之前。
23 Error: Ignored con struct behavier at period_co un ter.vhd(15) because of previous errors
-------------- 因为前一个错误而导致的错误
24 Error: VHDL error at period_co un ter.vhd(38): type of ide ntifier "alarm" does not agree with its usage as std_logic type
---------------------- "alarm"的定义类型与使用的类型不一致
25 Error: VHDL error at shift_reg.vhd(24): can't synthesize logic for statement with conditions that test for the edges of multiple clocks
---- 同一进程中含有两个或多个if(edge)条件，(一个进程中之能有一个时钟沿)
26 Error: Can't resolve multiple con sta nt drivers for n et "data in _reg[22]" at shift_reg.vhd(19)
27 can't i nfer register for sig nal "num [0]" because sig nal does not hold its outside clock edge
28Error: Can't elaborate top-level user hierarchy
29 Error: Can't resolve multiple con sta nt drivers for n et "cs_i n" at led_key.vhd(32) -------- 有两个以上赋值语句，不能确定" cs_in”的值，
30 Warning: Ignored node in vector source file. Can't find corresp onding node n ame "over" in desig n.
--------- 在源文件中找不到对应的节点“over ”。
31 Error: Can't access JTAG chain
无法找到下载链
32 Info: Assu ming node "clk" is an un defi ned clock
1.Found clock-sensitive change during active clock edge at time
原因：vector source file中时钟敏感信号(如：数据，允许端，清零，同步加
载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后
果为导致结果不正确。
措施：编辑vector source HDL assignment warning at
with size
原因:在HDL设计中对目标的位数进行了设定，如:reg[4:0] a;而默认为32位，
将位数裁定到合适的大小
措施:如果结果正确，无须加以修正，如果不想看到这个警告，可以改变设定的位数
3. All reachable assig nments to data_out(10) assig n '0', register removed by optimizati on
原因:经过综合器优化后，输出端口已经不起作用了
4. Following 9 pins have nothing, GND, or VCC driving datain port -
cha nges to this conn ectivity may cha nge fitt ing results
原因:第9脚，空或接地或接上了电源
措施:有时候定义了输出端口，但输出端直接赋’0'便会被接地，赋’1'接电源。
如果你的设计中这些端口就是这样用的，那便可以不理会这些warni ng
5. F ound pins ing as un defi ned clocks an d/or memory en ables
原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。
主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk
管脚，而此管脚没有时钟约束，因此Quartusll把"clk”作为未定义的时钟。
措施:如果clk不是时钟，可以加"not clock ”的约束；如果是，可以在clock
setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这
里修改:Assig nmen ts>Ti ming an alysis sett in gs... >ln dividual clocks...〉...
6. Ti ming characteristics of device EPM570T144C5 are prelim inary
原因：因为MAXII是比較新的元件在Quartusll中的時序并不是正式版的，要
等Service Pack
措施:只影响Quartus的Waveform
7. War ning: Clock late ncy an alysis for PLL offsets is supported for the curre nt device family, but is not en abled
措施:将setting 中的timing Requirements&Option-->More Timing Sett in g-->setti ng-->E nable Clock Late ncy 中的on 改成OFF
8. Found clock high time violation at 14.8 ns on register
"|cou nter|lpm_cou nter:cou nt1_rtl_0|dffs[11]"
原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符
合steup/hold 时间
措施:在中间加个寄存器可能可以解决问题
9. war ning: circuit may not operate.detected 46 non-operati onal
paths clocked by clock clk44 with clock skew larger tha n data delay
原因：时钟抖动大于数据延时，当时钟很快，而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现
措施：sett in g-->tim ing Requireme nts&Opti on s-->Default required
fmax改小一些，如改到50MHZ