东南大学自动化学院
《数字系统课程设计》
专业综合设计报告
姓名：_________________________ 学号:
专业：________________________ 实验室:
组别：______________________同组人员：
设计时间：年月日
评定成绩： _____________________ 审阅教师:
一.课程设计的目的与要求
二.原理设计
三.架构设计
四.方案实现与测试
五.分析与总结
专业综合设计的目的与要求（含设计指标）
主干道与乡村公路十字交叉路口在现代化的农村星罗棋布，为确保车辆安全、迅速地通过，
在交叉路口的每个入口处设置了红、绿、黄三色信号灯。红灯禁止通行；绿灯允许通行；黄 灯亮则给行驶中的车辆有时间行驶到禁行线之外。 主干道和乡村公路都安装了传感器， 检测 车辆通行情况，用于主干道的优先权控制。 设计任务与要求
（1）当乡村公路无车时，始终保持乡村公路红灯亮，主干道绿灯亮。
（2）当乡村公路有车时，而主干道通车时间已经超过它的最短通车时间时，禁止主干道通 行，让乡村公路通行。主干道最短通车时间为 25s 。
（3）当乡村公路和主干道都有车时，按主干道通车 25s ，乡村公路通车 16s 交替进行。
（ 4）不论主干道情况如何，乡村公路通车最长时间为 16s 。
（5）在每次由绿灯亮变成红灯亮的转换过程中间，要亮
5s 时间的黄灯作为过渡。
（6）用开关代替传感器作为检测车辆是否到来的信号。用红、绿、黄三种颜色的发光二极 管作交通灯。 要求显示时间，倒计时。
. 原理设计（或基本原理）
HDL 语言，用ONEHOTI 犬态机编码表示交通灯控制器的四个状态（状态
0010，状态三： 0100，状态四： 1000）：
设置两个外部控制条件：重置（ set ）；乡村干道是否有车（ c —— c=1 表示无车； c=0 表示有 车） 设置一个内部控制条件： 时间是否计满 （ state —— state=0 表示计数完成； state=1 表示计 数没有完成）
本设计采用 Verilog
： 0001，状态二： 主干道红灯，显示 5 秒；乡村干道黄灯，显示 5 秒——（ 0001） 主干道红灯，显示 21 秒；乡村干道绿灯，显示 16 秒——（ 0010） 主干道黄灯，显示
5 秒；乡村干道红灯，显示
5 秒——（ 0100）
主干道绿灯，显示 25 秒；乡村干道红灯，显示 30 秒——（ 1000）
系统流程图如下:
Set=1
註：mlight代表主干道红绿黄灯的亮灭，clight代表乡村干道红绿黄灯的亮灭
整个描述如下：当set由0变为1时，主干道为黄灯，乡村干道为红灯，各显示5秒，此时为第一阶段，当五秒倒计时完成时，state由1变为0,进入第二阶段。此时主干道为红灯，
乡村干道为绿灯，分别显示时间为21秒和16秒，当倒计时完成，state由1变为0,进入
第三阶段，或者如果此时乡村干道没有车，即c=0时，不需要倒计时完成，即state可以为1,直接进入第三阶段，此时主干道为红灯，乡村干道为黄灯，分别显示时间为五秒，倒计
时完成后，进入第四阶段，此时主干道为绿灯，乡村干道为红灯，分别显示时间为25秒和30秒，如果此时乡村干道没有车，即c=0时间将会一直卡在25秒和30秒不变，直到乡村
干道开始有车时才开始倒计时，并在倒计时完成后，又进入第一阶段，进入下一次的循环。
交通灯控制器框图
Set
Clk
Mlight[2:0]
交通灯
控制器
Clight[2:0]
>
100——绿灯
010――黄灯
001——红灯
100——绿灯
010――黄灯
001——红灯主干道计数器乡村干道计数器
显示显示
三.方案论证（架构设计）
顶层的block图
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设计模块组成: 分频器：获取适合的时钟信号
主模块：控制各个状态的转换
数码管显示模块：显示主干道和乡村干道的时间
具体设计如下：
1分频器（clk_in为输入时钟频率，clk_out为输出时钟频率）
分频器源代码：
module fenpin( clk_ in, clk_out);
in put clk_in;
output clk_out;
reg clk_out;
reg[24:0] cnter;
always @(posedge clk_in)
begin
if (cn ter<2000000)
begi n cn ter = cn ter + 1; end
else cn ter = 0;
if (enter == 2000000)
begi n clk_out = 'b1;e nd
else clk_out = 'b0;
end en dmodule
2主模块部分:
输入输出说明:
Set ---- 重置，set=1，交通灯开始工作
C ------ 乡村干道是否有车，c=1表示无车；c=0表示有车
Clk ――输入时钟信号
Mlight[2..O] 主干道交通灯的亮火，100代表绿灯亮，010代表黄灯亮，001代表红灯亮Clight[2..O]-乡村干道父通灯的亮火，100代表绿灯亮，010代表黄灯亮，001代表红灯亮Mch[3..O]—主干道交通灯的咼位数字
Mcl[3..O]—--主干道交通灯的低位数字
Cch[3..O]—
-乡村干道交通灯的高位数字
-
Ccl[3..O]—
—-乡村干道交通灯的低位数字
源代码：
module jiaot on gde ng(set,c,clk,mlight,clight,mch,cch,mcl,ccl);
in put set,c,clk;
output[2:0] mlight,clight;
output[3:0] mch,mcl,cch,ccl;
reg[2:0] mlight,clight;
reg[3:0] mch,mcl,cch,ccl;
reg[7:0] mc,cc;
reg state;
reg[3:0] tab;
always @(posedge clk)
if(set) begin
if(!state)
begin
state <= 1;
case(tab)
4'b0001:begin mlight <= 3'b010; clight <= 3'b001; tab = 4'b0010; {mch,mcl} 8'b00000101; {cch,ccl} <= 8'b00000101;end
4'b0010:begin mlight <= 3'b001; clight <= 3'b100; tab = 4'b0100; {mch,mcl} 8'b00100001; {cch,ccl} <= 8'b00010110;end
4'b0100:begin mlight <= 3'b001; clight <= 3'b010; tab = 4'b1000; {mch,mcl} 8'b00000101; {cch,ccl} <= 8'b00000101;end
4'b1000:begin mlight <= 3'b100; clight <= 3'b001; tab = 4'b0001; {mch,mcl} 8'b00100101; {cch,ccl} <= 8'b00110000;end
default: begin mlight <= 3'b100; clight <= 3'b001;end
endcase
if(tab == 4'b0001)
begin
if(c == 0)
begin state <= 0; tab <= 4'b1000;end
end
end
else if(state)
begin
if(tab == 4'b0100)
begin
if(c == 0)
begin state <= 0;end
end
if({mch,mcl} > 1)
if(mcl == 0)
begi n mcl <= 4'b1001; mch <= mch - 1;e nd
else mcl <= mcl - 1;
if({mch,mcl} == 1) state <= 0; <= <= <= <=
if({cch,ccl} > 1)
if(ccl == 0)
begi n ccl <= 4'b1001; cch <= cch - 1;e nd
else ccl <= ccl - 1;
if({cch,ccl} == 1) state <= 0;
end
end
else begin mlight <= 3'b100; clight <= 3'b001; tab <= 4'b0001; state <= 0;end en dmodule
3.数码管显示模块
[2 a P-ay"'
-!—dk kedp.,0]
r = t^
Clk ――输入时钟信号
Cou nt[3..O] ——输入数字的BCD码
LED[7..O]――输出七段码
源代码：
module display(clk,co un t,led);
in put clk;
in put[3:0] cou nt;
output[7:0] led;
reg[7:0] led; always @(posedge clk) begin
case(count)
4'd0:led = 8'b00000011;
4'd1:led = 8'b10011111;
4'd2:led = 8'b00100101;
4'd3:led = 8'b00001101;
4'd4:led = 8'b10011001;
4'd5:led = 8'b01001001;
4'd6:led = 8'b01000001;
4'd7:led = 8'b00011111;
4'd8:led = 8'b00000001;
4'd9:led = 8'b00001001;
default:led = 8'bx;
endcase
end
endmodule
四. 方案实现与测试(或调试)
初始程序：
module jiaotongdeng(set,c,clk,mlight,clight,mcount,ccount);
input set,c,clk;
output[2:0] mlight,clight;
output[7:0] mcount,ccount;
reg[2:0] mlight,clight;
reg[7:0] mc,cc;
reg state;
reg[3:0] tab;
assign mcount = mc;
assign ccount = cc; always @(posedge clk) if(set) begin if(!state) begin state <= 1;
case(tab) 4'b0001:begin if(c == 1) begin mlight <= 3'b010; clight <= 3'b001; tab = 4'b0010; mc <= 8'd5; cc <= 8'd5;end else state <= 0;
end
4'b0010:begin mlight <= 3'b001; clight <= 3'b100; tab = 4'b0100; mc <= 8'd21; cc <= 8'd16;end
4'b0100:begin mlight <= 3'b100; clight <= 3'b010; tab = 4'b1000; mc <= 8'd5; cc <= 8'd5;end 4'b1000:begin mlight <= 3'b001; clight <= 3'b001; tab = 4'b0001; mc <= 8'd25; cc <= 8'd30;end default: begin mlight <= 3'b100; clight <= 3'b001;end endcase end else if(c == 1) begin if(mc > 1) if(mc[3:0] == 0)
begin mc[3:0] <= 4'b1001; mc[7:4] <= mc[7:4] - 1;end
else mc[3:0] <= mc[3:0] - 1; if(mc == 1) state <= 0;
if(cc > 1) if(cc[3:0] == 0) begin cc[3:0] <= 4'b1001; cc[7:4] <= cc[7:4] - 1;end
else cc[3:0] <= cc[3:0] - 1;
if(cc == 1) state <= 0;
end
end else begin mlight <= 3'b100; clight <= 3'b001; tab <= 4'bOOO1; state <= 0;end en dmodule 错误：仿真波形不出来一一忘记初始化C
改正错误后出现波形：
— -- --- ---- ---- - --- - --- - --- - --- - --- - --- - ----
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1
错误：直接从16跳到9
分析：16=00010000, 9=00001001当判断十六的后四位是发现是0000,于是接下来进行了个位变成1001，十位减一的操作，从而变成了00001001,逻辑错误，改正之后如下：
module jiaot on gde ng(set,c,clk,mlight,clight,mch,cch,mcl,ccl);
in put set,c,clk;
output[2:0] mlight,clight;
output[3:0] mch,mcl,cch,ccl;
reg[2:0] mlight,clight;
reg[3:0] mch,mcl,cch,ccl;
reg[7:0] mc,cc;
reg state;
reg[3:0] tab;
always @(posedge clk)
if(set)
begin
if(!state) begin state <= 1;
case(tab)
4'b0001:begin
if(c == 1)
begin mlight <= 3'b010; clight <= 3'b001; tab = 4'b0010; {mch,mcl} <= 8'b00000101; {cch,ccl} <= 8'b00000101;end
else
state <= 0;
end
4'b0010:begin mlight <= 3'b001; clight <= 3'b100; tab = 4'b0100; {mch,mcl} <=
8'b00100001; {cch,ccl} <= 8'b00010110;end
4'b0100:begin mlight <= 3'b001; clight <= 3'b010; tab = 4'b1000; {mch,mcl} <=
8'b00000101; {cch,ccl} <= 8'b00000101;end
4'b1000:begin mlight <= 3'b100; clight <= 3'b001; tab = 4'b0001; {mch,mcl} <=
8'b00100101; {cch,ccl} <= 8'b00110000;end
default: begin mlight <= 3'b100; clight <= 3'b001;end
endcase
end
else
if(c == 1)
begin
if({mch,mcl} > 1)
if(mcl == 0)
begin mcl <= 4'b1001; mch <= mch - 1;end
else mcl <= mcl - 1;
if({mch,mcl} == 1) state <= 0;
if({cch,ccl} > 1)
if(ccl == 0)
begin ccl <= 4'b1001; cch <= cch - 1;end
else ccl <= ccl - 1;
if({cch,ccl} == 1) state <= 0;
end
end
else begin mlight <= 3'b100; clight <= 3'b001; tab <= 4'bOOO1; state <= 0;end en dmodule
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波形正确
然而在实验箱上进行验证的时候发现，
c 的功能有问题，一旦将 c 拨回0,即乡村公路没有
车的时候，发现无论交通灯处于哪一个状态， 时间都将停止不动。分析发现另外有逻辑错误，
改正后实验结果正确
五?分析与总结
1、 本次方案能较好的实现交通灯的所要求的功能，在这次设计让我更深一步的了解到 Verilog HDL 语言
设计数字系统的过程，收获很大。
2、 本次实验过程中出现了很多逻辑上的问题，这表示我在准备阶段的工作很不足，太过匆 忙，以后需在
认真做好准备阶段的工作。
3、本实验主要还存在两个问题有待解决：首先是在由绿灯变为黄灯的时候，计数看起来有
点卡壳；其次，在乡村干道没有车，主干道为绿灯的时候，我的设计是将时间停留在 30秒
和25秒，界面不友好，需要改进。
参考书目：
:1: 夏宇闻，《Verilog 数字系统设计教程》，北京，北京航空航天大学出版社，
2008年
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中国矿业大学2012～2013学年第一学期 《数字系统设计基础》试卷（A）卷 考试时间：100 分钟考试方式：闭卷 学院_________班级_____________姓名___________学号____________ 一、选择题（20分，每题2分） 1.不完整的IF语句，其综合结果可实现：_________ A. 三态控制电路 B. 条件相或的逻辑电路 C. 双向控制电路 D. 时序逻辑电路 2．关于进程语句说法错误的是_________ A. PROCESS为一无限循环语句(执行状态、等待状态) B. PROCESS中的顺序语句具有明显的顺序/并行运行双重性 C. 进程必须由敏感信号的变化来启动 D. 变量是多个进程间的通信线 3、对于VHDL以下几种说法错误的是___________ A. VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义 元件的引脚 B. 一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成 C. VHDL程序中是区分大小写的 D.结构体描述元件内部结构和逻辑功能 4.一个设计实体（电路模块）包括实体与结构体两部分，实体描述___________。 A. 实体与结构体之间的连接关系； B. 器件的内部功能； C. 实体使用的库文件； D. 器件外部可见特性如端口的数目、方向等 5. 组合逻辑电路中的毛刺信号是由于______引起的。 A. 电路中存在延迟 B.电路不是最简 C. 电路有多个输出 D.电路中使用不同的门电路 6. 下列关于临界路径说法正确的是___________ A. 临界路径与系统的工作速度无关 B. 临界路径减小有助于缩小电路规模 C. 临界路径减小有助于降低功耗 D. 临界路径是从系统输入到输出的各条路径中信号通过时间最长的那条路径 7. 关于FPGA和CPLD的区别说法正确的是___________ A. CPLD 更适合完成各种算法和组合逻辑，FPGA 更适合于完成时序逻辑
宁波工程学院 数字电子系统设计报告 设计题目： 学院名称：电子与信息工程学院 专业班级：电科12-X 学生姓名：XXX 学号：13401090XXX 指导教师：苏树兵 起讫时间：2016年06月20日至2016年06月29日
目录第一章设计任务 1.1 基本要求 1.2 发挥部分 第二章整体方案设计 2.1 基本原理及整体系统框图 2.2 算法设计 第三章硬件电路设计（按模块）3.1 XX电路设计（有几个写几个） 3.2 整体电路图 3.3 整机元件清单 第四章系统软件设计 4.1 主程序流程图 4.2 子程序流程图（有几个写几个） 第五章系统测试与结果分析 5.1 XX电路的调测 5.2 整体指标测试（有数据的需要附上）5.3 结果分析 第六章设计小结 6.1 设计任务完成情况 6.2 问题及改进 6.3心得体会 第七章任务分配及自评分 附录1 系统程序 附录2 实物图 参考文献
第一章技术指标 1.整体功能要求 频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。 2.系统结构要求 数字频率计的整体结构要求如图所示。图中被测信号为外部信号，送入测量电路进行处理、测量，档位转换用于选择测试的项目------频率、周期或脉宽，若测量频率则进一步选择档位。 数字频率计整体方案结构方框图 3.电气指标 3.1被测信号波形：正弦波、三角波和矩形波。 3.2 测量频率范围：分三档： 1Hz~999Hz 0.01kHz~9.99kHz 0.1kHz~99.9kHz 3.3 测量周期范围：1ms~1s。 3.4 测量脉宽范围：1ms~1s。 3.5测量精度：显示3位有效数字（要求分析1Hz、1kHz和999kHz的测量误
. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３
第一次作业 EDA 的英文全称是什么EDA 的中文含义是什么 答：ED自动化A 即Electronic Design Automation 的缩写，直译为：电子设计。 什么叫 EDA 技术利用 EDA 技术进行电子系统的设计有什么特点 答：EDA 技术有狭义和广义之分，狭义EDA 技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC 自动设计技术。 ①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。 从使用的角度来讲，EDA 技术主要包括几个方面的内容这几个方面在整个电子系统的设计中分别起什么作用 答：EDA 技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。其中，硬件描述语言是重点。对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解VHDL 的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了VHDL 语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。对于软件开发工具，应熟练掌握从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的使用。对于实验开发系统，主要能够根据自己所拥有
verilog 数字系统设计教程习题答案第二章 HDL 既是一种行为描述语言，也是一种结构描述语言。如果按照一定的规则和风格编写代码，就可以将功能行为模块通过工具自动转化为门级互联的结构模块。这意味着利用Verilog 语言所提供的功能，就可以构造一个模块间的清晰结构来描述复杂的大型设计，并对所需的逻辑电路进行严格的设计。 2.模块的基本结构由关键词module和endmodule构成。 3.一个复杂电路系统的完整Verilog HDL 模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 HDL和VHDL乍为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的结构和行为、支持逻辑设计中层次与领域的描述、可借用高级语言的精巧结构来简化电路的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）、便于文档管理、易于理解和设计重用。 5.不是
6.将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 7.综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较大的优势，它的Design Compile 是作为一个综合的工业标准，它还有另外一个产品叫Behavior Compiler ，可以提供更高级的综合。 另外最近美国又出了一个软件叫Ambit ，据说比Synopsys 的软件更有效，可以综合50万门的电路，速度更快。今年初Ambit 被Cadence 公司收购，为此Cade nee放弃了它原来的综合软件Syn ergy。随着FPGA 设计的规模越来越大，各EDA公司又开发了用于FPGA设计的综合软件，比较有名的有：Sy nopsys 的FPGAExpress，Cade nee 的Syn plity ，Mentor的Leonardo，这三家的FPGA综合软件占了市场的绝大部分。 8.整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件 进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。用于适配，适配将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC Jam格式的 文件 9.在FPGA设计中，仿真一般分为功能仿真（前仿真）和时序仿真（后仿真）。功能仿真又叫逻辑仿真，是指在不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证；而时序仿真是在布局布线后进行，它与
基于VHDL的交通灯控制器设计 作者：叶展（04008136） 杨运峰（04008137） 史泰龙（04008115）
目录 1．题目要求 (2) 2.方案设计 (2) (1)总体方案设计 (2) (2)单元模块设计 (5) (3)各单元模块的连接 (6) 3．仿真调试 (7) 4．设计总结 (9) (1)设计的小结和体会 (9) (2)对设计的进一步完善提出意见或建议 (9) 5．成员分工 (9) 6．参考文献 (10) 7．附录 (11)
一、题目要求 在两个相邻十字路口处各有四处交 通灯，标为A和Ｂ，每一处的要求如下： 每一处都有3个灯指示左转，直行和右转 车辆，并且灯也分红色和黄色绿色，并配 有时间显示，调研实际的运行情况并设计 出对应的电路。并且要完成以下附加功 能：第一，可以将系统根据时间来调整， 在白天某一路段比较繁忙对应的通行时 间较长，晚上因为另一路段繁忙则做适当 的调整；第二，如系统出现故障不能正常 显示，则黄灯全部闪烁以提醒车辆注意。 要求系统有一个系统时钟，按照24小时 计时，Ａ处和Ｂ处早上７点到晚上８点， 南北方向绿灯通行时间为５０秒，黄灯5 秒，左拐灯15秒，黄灯5秒，红灯４０ 秒。其余时间分别为60秒，5秒，20秒， 5秒，30秒。A处和B处的交通灯是联动 的，即A处驶往B处的车辆，在A处南北方向交通灯绿灯后20秒钟后B处的南北方向交通灯绿灯通行。 二、方案设计 (1)总体方案设计 我们小组成员展开讨论，结合本题目 的要求，并且参考了实际路灯的运行情况 和查阅了相关资料后，提出了一种切实可 行的路灯控制方案——即路灯八状态轮 换循环控制方案。 从单一方向上看，单个路口红绿灯转换顺序为：绿灯(50s)—黄灯(5s)—左拐灯(15s)—黄灯(5s)—红灯(40s)。（当此方向上路灯为红灯时，即40s的时间内，另一方向上的路灯要完成，绿灯(15s)—黄灯(5s)—左拐灯(15s)—黄灯(5s)，的转换。） 当路况处于闲暇时间段的时候，路灯工作于另外一种时间机制。即，绿灯(60s)—黄灯(5s)—左拐灯(20s)—黄灯(5s)—红灯(30s)。（当此方向上路灯为红灯时，即30s的时间内，另一方向上的路灯要完成，绿灯(5s)—黄灯(5s)—
Verilog数字系统设计教程思考题答案 绪论 1.什么是信号处理电路？它通常由哪两大部分组成？ 信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。它通常有高速数据通道接口和高速算法电路两大部分组成。 2.为什么要设计专用的信号处理电路？ 因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐条取出指令分析指令和执行指令，直到程序的结束。微处理器芯片中的内部总线和运算部件也是为通用目的而设计，即使是专为信号处理而设计的通用微处理器，因为它的通用性也不可能为某一特殊的算法来设计一系列的专用的运算电路而且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因而其算法速度也受到限制所以要设计专用的信号处理电路。 3.什么是实时处理系统？ 实时处理系统是具有实时响应的处理系统。 4.为什么要用硬件描述语言来设计复杂的算法逻辑电路？ 因为现代复杂数字逻辑系统的设计都是借助于EDA工具完成的，无论电路系统的仿真和综合都需要掌握硬件描述语言。 5.能不能完全用C语言来代替硬件描述语言进行算法逻辑电路的设计？ 不能，因为基础算法的描述和验证通常用C语言来做。如果要设计一个专用的电路来进行这种对速度有要求的实时数据处理，除了以上C语言外，还须编写硬件描述语言程序进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能通过与前端和后端的设备接口正确无误地交换数据。 6.为什么在算法逻辑电路的设计中需要用C语言和硬件描述语言配合使用来提 高设计效率？ 首先C语言很灵活，查错功能强，还可以通过PLI编写自己的系统任务，并直接与硬件仿真器结合使用。C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整，此外，C语言有可靠地编译环境，语法完备，缺陷缺少，应用于许多的领域。比较起来，Verilog语言只是针对硬件描述的，在别处使用并不方便。而用Verilog的仿真，综合，查错等大部分软件都是商业软件，与C语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。所以只有在C语言的配合使用下,Verilog才能更好地发挥作用。C 语言与Verilog HDL语言相辅相成，互相配合使用。这就是即利用C语言的完整性又要结合Verilog对硬件描述的精确性，来更快更好地设计出符合性能要求的
实验一QuartusⅡ9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用； 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验流程： 1、仔细阅读书上的操作指南，学会在QuartusⅡ9.1中创建新的工程，创建过程如下所示： 1）、建立新设计项目： ①启动QuartusⅡ9.1软件，在软件的管理器窗口选File下拉菜单，即File→New Project Wizard，则出现新建工程向导窗口。如下所示： ②点击Next按钮，将弹出新建工程设置窗口，如下图所示。在新建工程设置窗口中设置好工程的存放路径、工程名称等。
③点击Next进入添加文件窗口，如下图。由于尚未创建文件，跳过该步骤。 ④点击Next按钮，进入选择目标芯片窗口。在这里我们选择Cyclone系列的EP1C6Q240C8，如下图：
⑤点击Next按钮，进入EDA工具设置窗口，通常选择默认的“None”，表示选择QuartusⅡ自带的仿真器和综合器。如下图： ⑥点击Next按钮，弹出New Project Wizard概要对话框，在这个窗口中列出了所有前面设置的结果。若有错误则点击Back回去修改，否则点击Finish结束，即完成新工程的设定工作。如下图：
2）、文本设计输入： ①在QuartusⅡ主界面菜单栏中选择File下拉菜单中的New，弹出新建设计文件窗口，选择VHDL File项，点击OK按钮即可打开VHDL文本编辑窗口，其默认文件名为“Vhdl.vhd”。 ②出现文本编辑窗口后，我们可以直接在空白界面中键入所设计的VHDL文本。这时我们将书本中的程序输入到文本编辑环境中去。程序如下： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin
课程设计实践报告 一、课程设计的性质、目的与作用 本次电子系统设计实践课程参照全国大学生电子设计模式，要求学生综合利用所学的有关知识，在教师的指导下，分析和熟悉已给题目，然后设计系统方案、画原理图及PCB、软件编程，并做出课程设计报告。因此，在设计中，要求学生应该全面考虑各个设计环节以及它们之间的相互联系，在设计思路上不框定和约束同学们的思维，同学们可以发挥自己的创造性，有所发挥，并力求设计方案凝练可行、思路独特、效果良好。 本课程设计的目的是为了让学生能够全面了解电子电路应用系统的整个设计过程，逐步掌握系统开发的以下相关技术： (1)熟悉系统设计概念； (2)利用所学数电、模拟电路知识，设计电路图； (3)利用PROTEL软件画原理图及PCB； (4)熟悉系统项目设计报告填写知识； （5）培养团队合作意识。 通过本课程设计，有助于学生更好地了解整个课程的知识体系，锻炼学生实际设计能力、分析和思考能力，使其理论与实践相结合，从而为后续课程的学习、毕业设计环节以及将来的实际工作打好坚实的基础。 二、课程设计的具体内容 电子系统设计实践课程就是锻炼学生系统设计、分析和思考能力，全面运用课程所学知识，发挥自己的创造性，全面提高系统及电路设计、原理图及PCB 绘画等硬件水平和实际应用能力，从而体现出电子系统设计的真谛。下面是各个设计阶段的具体内容。 1．系统方案认识 根据所设定的题目，能够给出系统设计方案与思路
题目：信号发生器产生电路，请设计一个能产生正弦波、方波及三角波电路，并制作原理图，然后阐述其原理。 基本原理： 系统框图如图1所示。 图1 低频信号发生器系统框图 低频信号发生器系统主要由CPU、D/A转换电路、基准电压电路、电流/电 压转换电路、按键和波形指示电路、电源等电路组成。 其工作原理为当分别按下四个按键中的任一个按键就会分别出现方波、锯齿 波、三角波、正弦波，并且有四个发光二极管分别作为不同的波形指示灯。2、各部分电路原理 (1)DAC0832芯片原理 ①管脚功能介绍（如图5所示） 图5 DAC0832管脚图 1) DI7～DI0：8位的数据输入端，DI7为最高位。
三、十二小时电子钟 〖基本要求〗利用基本数字电路制作小时电子钟，要求显示时分秒；并能实现校时和校分的功能。 〖提高要求〗1)针对影响电子钟走时精度的因素提出改进方案 2)增加日期显示 3)实现倒计时功能 4)整点报时(非语音报时) 5)定时功能 〖参考原理框图〗： 八、八路抢答器 〖基本要求〗利用数字电路设计一八路抢答器，要求允许八路参加，并具有锁定功能，用LED实现最先抢答的队号码，系统设置外部清除键，按动清除键，LED显示器自动清零灭灯。 〖提高要求〗1)按钮到控制中心距离为20M 2)数字显示功能：数字抢答器定时为30S，启动开启键以后要求Ⅰ)定时开始；Ⅱ)扬声器要短暂报警；Ⅲ)发光二极管亮灯；如果在30S内抢答有效,计时结束，30S内抢答无效，系统短暂报警，发光二极管灯灭 3）计分显示，可以进行加／减分 〖参考原理框图〗
〖主要参考元器〗74LS148，74LS48，74LS279 九、篮球竞赛30S计时器 〖基本要求〗 1)具有显示30S计时功能 2)设置外部操作开关，控制计数器的直接清零，启动和暂停/连续功能 3)在直接清零时，要求数码显示器灭灯 4)计时器为30S递减计时，计时间隔为1S 5)计时器递减计时到零时，数码显示器不能灭灯，同时发出光电报警信号 〖提高要求〗 〖参考原理框图〗 〖主要参考元器〗： NE555(1)，74ls161(1)，74LSl92(2) 十一、交通灯控制器 〖基本要求〗:用数字电路实现下面功能 1)要求显示剩余时间 2)增加拐弯时序 3)增加自动夜间开关功能，黄灯亮(使用光敏三极管) 4)增加手动功能，方便盲人通过 〖参考原理框图〗 〖主要参考元器件〗：74LS74，74LS00，74LS168，74LS248，74LS164，74LS08 十五、简易电子琴
数字电路与系统设计实验报告 学院： 班级： 姓名：
实验一基本逻辑门电路实验 一、实验目的 1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。 二、实验设备 1、二输入四与非门74LS00 1片 2、二输入四或非门74LS02 1片 3、二输入四异或门74LS86 1片 三、实验内容 1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。 3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。 四、实验方法 1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。 2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。 五、实验过程 1、测试74LS00逻辑关系 （1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯） （2）真值表 2、测试74LS02逻辑关系
（1）接线图 （2）真值表 3、测试74LS86逻辑关系接线图 （1）接线图 （2）真值表 六、实验结论与体会 实验是要求实践能力的。在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。实在检查不出来，可以请老师和同学帮忙。
实验二逻辑门控制电路实验 一、实验目的 1、掌握基本逻辑门的功能及验证方法。 2、掌握逻辑门多余输入端的处理方法。 3、学习分析基本的逻辑门电路的工作原理。 二、实验设备 1、基于CPLD的数字电路实验系统。 2、计算机。 三、实验内容 1、用与非门和异或门安装给定的电路。 2、检验它的真值表，说明其功能。 四、实验方法 按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。 五、实验过程 1、用３个三输入端与非门IC芯片74LS10安装如图所示的电路。 从实验台上的时钟脉冲输出端口选择两个不同频率（约7khz和14khz）的脉冲信号分别加到X0和X1端。对应B和S端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出S和B（及/Ｂ）的功能。 2、实验得真值表
verilog数字系统设计教程习题答案 第二章 1.Verilog HDL 既是一种行为描述语言，也是一种结构描述语言。如果按照一定的规则和风格编写代码，就可以将功能行为模块通过工具自动转化为门级互联的结构模块。这意味着利用Verilog语言所提供的功能，就可以构造一个模块间的清晰结构来描述复杂的大型设计，并对所需的逻辑电路进行严格的设计。 2.模块的基本结构由关键词module和endmodule构成。 3.一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用 Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 4.Verilog HDL和VHDL作为描述硬件电路设计的语言，其共同的特点在于：能 形式化地抽象表示电路的结构和行为、支持逻辑设计中层次与领域的描述、可借用高级语言的精巧结构来简化电路的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）、便于文档管理、易于理解和设计重用。 5.不是 6.将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组 合装配的过程。 7.综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较大的优势，它的Design Compile是作为一个综合的工业标准，它还有另外一个产品叫Behavior Compiler，可以提供更高级的综合。 另外最近美国又出了一个软件叫Ambit，据说比Synopsys的软件更有效，可以 综合50万门的电路，速度更快。今年初Ambit被Cadence公司收购，为此Cadence 放弃了它原来的综合软件Synergy。随着FPGA设计的规模越来越大，各EDA公 司又开发了用于FPGA设计的综合软件，比较有名的有：Synopsys的FPGA Express，Cadence的Synplity， Mentor的Leonardo，这三家的FPGA综合软件占了市场的绝大部分。 8.整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件 进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。用于适配，适配将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。
第一次作业 1.1 EDA 的英文全称是什么？EDA 的中文含义是什么？ 答：ED自动化A 即 Electronic Design Automation 的缩写，直译为：电子设计。 1.2什么叫 EDA 技术？利用 EDA 技术进行电子系统的设计有什么特点？ 答：EDA 技术有狭义和广义之分，狭义 EDA 技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为 IES/ASIC 自动设计技术。①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。 1.3从使用的角度来讲，EDA 技术主要包括几个方面的内容？这几个方面在整个电子系统的设计中分别起什么作用？
答：EDA 技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。其中，硬件描述语言是重点。对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解 VHDL 的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了 VHDL 语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。对于软件开发工具，应熟练掌握从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的使用。对于实验开发系统，主要能够根据自己所拥有的设备，熟练地进行硬件验证或变通地进行硬件验证。 1.4 什么叫可编程逻辑器件(简称 PLD)？ FPGA 和 CPLD 的中文含义分别是什么？国际上生产FPGA/CPLD 的主流公司，并且在国内占有较大市场份额的主要有哪几家？其产品系列有哪些？其可用逻辑门/等效门数大约在什么范围？ 答：可编程逻辑器件(简称 PLD)是一种由用户编程以实现某种 逻辑功能的新型逻辑器件。 FPGA 和 CPLD 分别是现场可编程 门阵列和复杂可编程逻辑器件的简称。国际上生产 FPGA/CPLD 的主流公司，并且在国内占有市场份额较大的主要是Xilinx，Altera，Lattice 三家公司。Xilinx 公司的 FPGA 器件有 XC2000，XC3000，XC4000，XC4000E，XC4000XLA，XC5200 系列 等，可用门数为 1200～18 000；Altera 公司的 CPLD 器件有
《电子系统设计课程设计》项目设计书 项目名称打地鼠 小组成员1 小组成员2 小组成员3 专业 任课教师 成都理工大学信科院电子系 2013年6月
1项目名称，并简要说明应用背景。 项目名称：打地鼠 应用背景：打地鼠游戏是人们生活中常见的一种休闲小游戏。此游戏玩法简单，考验人们的反应速度。开发者可以根据人们兴趣开发出具有多功能的打地鼠游戏，比如升级、道具、过关等，增加游戏的趣味性。 2项目设计需求（包括功能描述和性能设计指标） 功能描述： 1.启动系统，液晶屏第一排随机显示一个1-9的数字，显示地鼠（?）或地雷（*），中间显示剩余时间，右边显示分数；液晶屏第二排显示游戏的英文名称——打地鼠。 2.开始游戏后，在背景音乐伴随下显示“Ready Go!!!”，之后正式进入游戏游戏历时2min,随着时间的增加，数字显示速度加快，游戏中课随时按K10键暂停，再次按则恢复游戏。 3.进入游戏界面后，随机产生地鼠和地雷（地雷产生的概率为10%），但随着时间的增加，地雷出现的概率会增加，数字更新的速度也越快。按键分别对应独立键盘的9个按键，按下某个键即代表击打相应位置。 4.若击中地鼠：正常情况下分数加1，若在较短时间（实际为地鼠产生到消失的前一半时间内）击中，则“快速反应，双倍加分”，即分数加2。若击中地雷，则分数减1，若未按下相应键，则分数加1。
5.游戏结束，背景音乐停止，保留最高分，分数和时间在按复位后刷新。 性能设计指标：能通过复位，玩家可以持续玩游戏。自动保存和人为清除游戏数据。 3设计方案 3.1 系统设计框图及原理阐述 设计框图： 原理阐述： 1)复位电路 复位条件：89C52单片机复位需要一个长达24个时钟周期的高电平才能复位，复位的作用就是使程序的指针指向地址0，每个程序都是从地址0开始执行，所以复位的概念就是让程序从头开始执行。
实验三组合逻辑电路设计（含门电路功能测试）
一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多，使用时应对选用的器件做简单逻辑功能检查，保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时，门电路输入端加固定的高（H）、低电平，用示波器、万用表、或发光二极管（LED）测出门电路的输出响应。动
态测试时，门电路的输入端加脉冲信号，用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例，简述集成逻辑门功能测试的方法。74LS00为四输入2与非门，电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中，共有14条外引线。使用时必须保证在第14脚上加+5V电压，第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否。实验时，可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量，加高、低电平，观测输出电平是否符合74LS00的真值表（表3-1）描述功能。 测试电路如图3-2所示。试验中A、B输入高、低电平，由数字电路实验箱中逻辑电平产生电路产生，输入F可直接插至逻辑电平只是电路的某一路进行显示。
仿真示意 2.门电路的动态逻辑功能测试 动态测试用于数字系统运行中逻辑功能的检查，测试时，电路输入串行数字信号，用示波器比较输入与输出信号波形，以此来确定电路的功能。实验时，与非门输入端A加一频率为
数字电路课程设计报告设计课题：数字电子钟逻辑电路设计 班级：13级电子科学与技术 姓名： 学号： 指导老师： 设计时间：2016年1月18日~20日 学院：物理与信息工程学院
内容摘要 数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用：小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。数字电子时钟是一个对标准频率（1Hz）进行计数的计数电路。通常使用石英晶体振荡器电路构成数字钟，以保证其频率的稳定。以16进制芯片74HC161设计成6或10进制来实现时间计数单元的计数功能。采用CD4511作为显示译码电路。选择LED数码管作为显示单元电路。由CD4511把输进来的二进制信号翻译成十进制数字，再由数码管显示出来。
目录 一、内容提要 二、设计任务和要求 三、总体方案选择的论证 四、单元电路的设计、元器件选择和参数计算 五、电路图 六、组装与调试 七、所用元器件 八、设计总结 九、附录 十、参考文献
数字电子钟逻辑电路设计 一、内容提要 本次课程设计的目的是通过设计与实验，了解CD4060、CD4511，74HC74、74HCl61、74HC00、74HC04等芯片的功能和管脚排列，进一步理解设计方案与设计理念，扩展设计思路与视野。 二、设计任务和要求 用中小规模集成电路设计一台能显示日、时、分秒的数字电子钟，要求如下： 1．由晶振电路产生1Hz 标准秒信号。 2．秒、分为00—59六十进制计数器。 3．时为00—23二十四进制计数器。 4．周显示从1—日为七进制计数器。 5．可手动校正：能分别进行秒、分、时、日的校正。只要将开关置于手动位 置，可分别对秒，分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。
实验三基于状态机的交通灯控制 地点：31号楼312房；实验台号：12 实验日期与时间：2017年12月08日评分： 预习检查纪录：批改教师： 报告内容： 一、实验要求 1、开发板上三个led等分别代表公路上红黄绿三种颜色交通灯。 2、交通灯状态机初始状态为红灯，交通灯工作过程依次是红→绿→黄→红。 3、为了方便观察，本次实验要求红灯的显示时间为9s，绿灯显示时间为6s，黄灯显示时间为3s，时间需要倒计时，在数码管上显示。编程之前要求同学们先画好ASM图。 4、1Hz分频模块请采用第二次实验中的内容，7段码显示模块请参考书本相关内容。 5、第三次实验课用到EP2C8Q208C8通过74HC595驱动数码管，有两种方法写该模块代码：方法1，用VHDL语言写，（自己写VHDL代码有加实验分）。方法2，可调用verilog数码管驱动模块，该模块在附件“seg.zip”中。和其它VHDL编写的模块可以混搭在一个电路图中使用。EP2C8Q208C8的SCTP，SHCP，SER＿DATA数码管信号线通过两块74HC595集成块，再驱动数码管。 6、芯片型号：cyclone:EP2C8Q208C8,开发板所有资料都在“新板”附件中，其中管脚配置在实验要求中是不对的，以“新板”附件中为准。 二、实验内容 1设计要求 开发板上三个led等分别代表公路上红黄绿三种颜色交通灯。交通灯状态机初始状态为红灯，交通灯工作过程依次是红→绿→黄→红。本次实验要求红灯的显示时间为9s，绿灯显示时间为6s，黄灯显示时间为3s，时间需要倒计时，在数码管上显示。
2设计思路 (1)数码管驱动 第三次实验课用到EP2C8Q208C8通过74HC595驱动数码管，有两种方法写该模块代码： 方法1，用VHDL语言写，（自己写VHDL代码有加实验分）。 方法2，可调用verilog数码管驱动模块，该模块在附件“seg.zip”中。和其它VHDL 编写的模块可以混搭在一个电路图中使用。EP2C8Q208C8的SCTP，SHCP，SER＿DATA 数码管信号线通过两块74HC595集成块，再驱动数码管。 (2)交通灯流程设计 我根据实验要求，将实验设计分为6部分：分频器模块、复位部分、红灯部分、黄灯(红转黄时)部分、绿灯部分、扩位模块。其中复位部分包括1个状态：reset0，红灯部分包括9个状态：r1到r9，绿灯部分包括6个状态：r1到r6，黄灯部分包括3个状态：y1到y3。其中，对脉冲信号进行2的n次方分之一的分频，实现分频器分频。扩位模块采用补0操作实现将4位二进制数转为16位二进制数。
(1）电子系统设计的发展主要受以下两个技术的推动：?微电子技术——使得硅片单位面积上集成的晶体管数目越来越多。 计算机技术——软硬件技术的发展推动EＤＡ技术的发展。?(２) 集成电路设计都是从器件的物理版图设计入手 EDＡ技术发展的推动 ?（３) 出现集成电路单元库，集成电路设计进入逻辑级，极大地推动IＣ产业的发展。?电子系统是IＣ之间通过PCＢ板等技术进行互联来构成的。PCB板上IC芯片之间连线的延时、ＰＣB板的可靠性、ＰCB板的尺寸等因素，会对系统的整体性能造成很大的限制。 由ＩC互联构成的嵌入式系统设计 （4) ＩC互联构成的系统 (设计和工艺EDA技术） SOＣ——片上系统 ＳOC是指将一个完整产品的功能集成在一个芯片上或芯片组上。 SOC从系统的整体角度出发,以ＩＰ (Iｎｔeｌlectｕal prｏpertｙ)核为基础，以硬件描述语言作为系统功能和结构的描述手段，借助于以计算机为平台的EDA工具进行开发。由于SOC设计能够综合、全盘考虑整个系统的情况，因而可以实现更高的系统性能。ＳＯＣ的出现是电子系统设计领域内的一场革命，其影响将是深远和广泛的。 由SOC构成嵌入式系统设计:
ＩＣ:集成电路。?AＳIＣ：专用集成电路。 通用集成电路:ＦPGＡ、CＰLD等。 ＳOC:属于专用集成电路。 （1)ＳOＣ： 它是指将一个完整产品的各功能集成在一个芯片中，可以包括有CPＵ、存储器、硬件加速单元(AV处理器、DSP、浮点协处理器等)、通用Ｉ/Ｏ(ＧPIO）、UＡＲT接口和模数混合电路（放大器、比较器、A/Ｄ、D/A、射频电路、锁相环等)，甚至延伸到传感器、微机电和微光电单元。（如果把ＣPU看成是大脑,则ＳＯＣ就是包括大脑、心脏、眼睛和手的系统。） SOC系统的构建一个重要特性： 使用可重用的ＩP来构建系统。可以缩短产品的开发周期,降低开发的复杂度。可重复利用的IP包括元件库、宏及特殊的专用ＩP等，如通信接口IP、输入输出接口ＩP;各家开发商开发的微处理器IP,如ARM公司的RISC架构的ＡRＭ核。ＳOC嵌入式系统就是微处理器的IP再加上一些外围IP整合而成的。SOC以嵌入式系统为核心，集软、硬件于一体，并追求最高的集成度，是电子系统设计追求的必然趋势和最终目标,是现代电子系统设计的最佳方案。SＯＣ是一种系统集成芯片,其系统功能可以完全由硬件完成,也可以由硬件和软件协同完成。目前的SＯC主要指后者。 SOC存在的问题： SoC初衷很好，但现实中却缺乏好的解决方案。由于是基于AＳIC实现SｏＣ系统，设计周期长、费用高昂、成功率不高而且产品不能修改显得系统的灵活性差，往往使得学术科研机构、中小企业难以承受。但是SｏC以系统为中心、基于IP核的多层次、高度复用,可实现软硬件的无缝结合,综合性高。?(２）片上可编程系统(ＳoPC—Systemｏｎａ Programmabｌe Chiｐ) ?SｏＰＣ是一种灵活、高效的SoC解决方案。它将处理器、存储器、I/O口、ＬVDS等系统需要的功能模块集成到一个PLD器件上，构成一
数字电子技术课程设计参考选题 一、十二小时电子钟 〖基本要求〗利用基本数字电路制作小时电子钟，要求显示时分秒；并能实现校时和校分的功能。 〖提高要求〗1)针对影响电子钟走时精度的因素提出改进方案 2)增加日期显示 3)实现倒计时功能 4)整点报时(非语音报时) 5)定时功能 〖参考原理框图〗： 二、便携式快速心律计 基本要求〗利用数字电路制作一便携式快速心律计，用于在较短时间内测量脉搏跳动速率：并使用LED显示。 〖提高要求〗1）提高测量精度的方法 2)设计能比较准确测量1S内心跳的电路 〖参考原理框图〗 〖主要参考元器件〗CD4060，4528，4518；4511，14526
三、数字式定时开关 〖基本要求〗设计并制作一数字式定时开关，此开关采用BCD拨盘预置开关时间，其最大定时时间为9秒，计数时采用倒计时的方式并通过一位LED数码管显示。此开关预置时间以后通过另一按钮控制并进行倒计时，当时间显示为0时，开关发出开关信号，输出端呈现高电平，开关处于开态，再按按钮时，倒计时又开始。计时时间到驱动扬声器报警。 〖提高要求〗l)输出部分加远距离(100m)继电器进行控制 2）延长定时时间 3)探讨提高定时精度的方法 〖参考原理框图〗 〖主要参考元器〗：CC4511,CC14522,CD4060 四、数字式电容测试仪 〖基本要求〗1)设计一个能测量电容容量在100pF~100uF之间的测试仪 2)用3位数码管显示 3)多测量量程 〖提高要求〗1)超量程判断及显示 2)击穿电容测试保护 〖参考原理框图〗 CC40106，LM324，CC4518，CC4049，74LS14，74LS74 五、八路抢答器 〖基本要求〗利用数字电路设计一八路抢答器，要求： 1) 允许八路参加，并具有锁定功能，用LED实现最先抢答的队号码，系统设置外部清除键，按动清除键，LED显示器自动清零灭灯。 2)数字显示功能：数字抢答器定时为30S，启动开启键以后要求Ⅰ)定时开始；Ⅱ)扬声器要短暂报警；Ⅲ)发光二极管亮灯；如果在30S内抢答有效,计时结束，30S内抢答无效，系统短暂报警，发光二极管灯灭 〖提高要求〗1)按钮到控制中心距离为20M