赛灵思推出系统性能最高、编译时间最快的ISE WEBPACK 9.1i设计套件
2007年1月30日，北京 - 全球领先的可编程逻辑解决方案提供商赛灵思公司(Xilinx, Inc.) (NASDAQ:XLNX) 日前宣布推出最新版本、可免费下载的逻辑设计套件——集成软件环境(ISE?) WebPACK? 9.1i，目前用户可立即下载使用。这一新版本包含了使用广泛的赛灵思ISE Foundation?软件 9.1i 版的所有特性，并可对嵌入式、数字信号处理 (DSP) 和实时调试设计流程进行全面支持。特别值得一提的是，ISE WebPACK 9.1i软件还包括了赛灵思新的 SmartCompile?技术，因而与此前的版本相比，可将硬件实现速度提高多达6倍，与此同时还可确保设计中未变更部分实施结果。ISE WebPACK 9.1i软件还增加了对Spartan?-3A系列FPGA所有器件以及部分Virtex-4和Virtex-5 FPGA器件的支持。新的功耗优化功能还可帮助设计人员将动态功耗平均降低10%。
可支持Windows和Linux平台的FPGA业内最完整的设计解决方案
ISE WebPACK 9.1i软件提供了全面的从前端到后端的FPGA设计解决方案。利用这一解决方案，用户可以立即开始项目的设计。通过在可免费下载的设计环境中提供的HDL输入、综合、物理实现和验证在内的集成工具，ISE 9.1i可帮助用户快速达到设计目标并降低总体项目成本。这一版本还包括了支持Windows 和 Linux平台的ISE Simulator Lite（仿真器简化版）。免费的MXE-III入门版本可从赛灵思公司的网站上下载，这一免费HDL验证解决方案为设计人员提供了更多选择。在业内所有的大型PLD供应商中，赛灵思公司提供了业界成本最低、功耗最低，且特性最齐全的从前端到后端Windows和Linux支持的FPGA和CPLD解决方案。
提高生产力
ISE WebPACK 9.1i软件包含了新的SmartCompile技术，可帮助设计人员解决每次做少量修改时都要对整个设计进行重新实施的问题。这种再实施既浪费时间，还面临与修改没有直接关系的部分被破坏的风险。赛灵思 SmartCompile技术利用以下技术来解决这些问题：
?分区技术（Partition）：利用粘贴-剪切功能自动准确保持现有布局和布线并缩短再实施时间，从而把设计周期后期进行的少量设计更改而带来的影响降到最小。
? SmartGuide?技术：通过采用此前设计实施已完成的结果，可将少量设计修改再实施所需要的时间大大缩短。
? SmartPreview?技术：用户可以通过预览实施过程中生成的信息，如布线状态和时序结果，用户不必等待整个实施过程结果就可以做出重要的折衷方案。
通过一系列用户界面的增强，ISE 9.1i还简化了FPGA设计人员的操作。这些增强功能包括：Tcl命令控制台使设计人员可轻易地从ISE图形用户界面转换到命令行环境。
源代码兼容性功能可识别重建结果所必需的文件，并支持导入和输出，方便源代码控制。
加快时序收敛速度
ISE WebPACK 9.1i软件的新功能基于Fmax技术，旨在为高密度、高性能设计提供无与伦比的性能和时序收敛结果。ISE WebPACK 9.1i软件包括集成的时序收敛流程，该流程集成了增强的物理综合优化算法，可提供质量更高的结果。
ISE WebPACK 9.1i 软件还包括标准ISE 9.1i软件版本的扩展时序收敛工具环境，这是一个虚拟的“时序收敛工具舱”，支持约束输入、时序分析、平面布局规划和报告视图之间的直
观交叉探查（cross-probing），因此设计人员可以更容易地分析时序问题。集成时序收敛流程集成了增强的物理综合工具，改善了综合和布局时序间的时序相关性，从而可以获得质量更高的结果。
优化功耗
赛灵思综合技术（XST）和布局布线功能所提供的功耗优化功能可使Spartan-3系列FPGA 产品的动态功耗平均降低10%。XST提供了功耗敏感的逻辑优化，可对乘法器、加法器和BRAM块进行宏处理。物理实施算法采用功耗优化的布局策略以及器件内电容较低的网络，可以在不牺牲性能的情况下将功耗降到尽可能低。
价格和供货情况
ISE WebPACK 9.1i现在就可从https://www.doczj.com/doc/5c12062800.html, /cn/ise/webpack网站上免费下载。ISE 9.1i为公司快速增长的三十多万位 FPGA 和 CPLD 设计者提供了最完整的零成本设计环境，并支持Spartan-3A 和 CoolRunner?-II 系列的所有产品以及部分 Virtex-4 和Virtex-5 FPGA 器件。如需支持器件的完整列表，请访问https://www.doczj.com/doc/5c12062800.html,/cn/ise/webpack。
关于赛灵思公司
赛灵思公司(Xilinx Inc.(NASDAQ:XLNX))是完整可编程逻辑解决方案的全球领导厂商。有关赛灵思公司的更多信息，请访问https://www.doczj.com/doc/5c12062800.html,/cn。
来源: Xilinx资讯
Xilinx ISE 13.4软件使用方法 本章将以实现一个如图所示的4为加法器为例，来介绍Xilinx ISE13.4开发流程，并且最终下载到实验板BASYS2中运行。 1 A 1 1.建立工程 运行Xilinx ISE Design Suite 13.4，初始界面如图F2所示 F1软件初始状态表 选择File->New Project ，该对话框显示用向导新建工程所需的步骤。 在Name 栏中输入工程名称（注意：以下所有不能含有中文字符或空格），如“test”。在Location 栏中选择想要存放的工程位置，如“E:\code\Xilinx\test”。顶层语言选项栏中选择“HDL”语言。设置向导最终设置效果如图F2所示 F2路径信息设置表
点击“Next”，进入芯片型号选择界面。在本界面中，根据BASYS2实验板上的芯片型号进行相关设置，设置效果如图F3所示。 F3芯片信息选择表 点击“Next”，出现如图F4所示工程信息汇总表格。 F4工程信息汇总表 点击“Finish”完成设置。
2新建Verilog文件 在F5所示界面中，如图所示的区域内右击鼠标，选择“New Source”，出现F6对话框。 F5 在File name栏中键入verilog文件的名称，如“test”。 F6 点击“Next”，在本界面中将设置加法器的输入输出引脚数量，如图F1所示的加法器共有A、B、C0、S和C1，5组引脚，其中A、B和S为4位总线形式，因此设置结果如图F7所示。
F7 点击“Next”，出现Verilog新建信息汇总表。 F8 点击“Finish”，完成Verilog新建工作。 3逻辑设计 输入代码
赛灵思（Xilinx）FPGA用户约束文件的分类和语法说明 FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再经过实现后生成PCF 文件。UCF文件是ASC 2码文件，描述了逻辑设计的约束，可以用文本编辑器和Xilinx约束文件编辑器进行编辑。NCF约束文件的语法和UCF文件相同，二者的区别在于：UCF文件由用户输入，NCF文件由综合工具自动生成，当二者发生冲突时，以UCF文件为准，这是因为UCF的优先级最高。PCF文件可以分为两个部分：一部分是映射产生的物理约束，另一部分是用户输入的约束，同样用户约束输入的优先级最高。一般情况下，用户约束都应在UCF文件中完成，不建议直接修改NCF文件和PCF文件。约束文件的后缀是.ucf，所以一般也被称为UCF文件。创建约束文件有两种方法，一种是通过新建方式，另一种则是利用过程管理器来完成。第一种方法：新建一个源文件，在代码类型中选取ImplementaTIon Constrains File，在File Name中输入约束文件的名称。单击Next按键进入模块选择对话框，选择要约束的模块，然后单击Next进入下一页，再单击Finish按键完成约束文件的创建。第二种方法：在工程管理区中，将Source for设置为Synthesis/ImplementaTIon。Constrains Editor是一个专用的约束文件编辑器，双击过程管理区中User Constrains下的Create TIming Constrains就可以打开Constrains Editor。需要注意的是，UCF文件是大小敏感的，端口名称必须和源代码中的名字一致，且端口名字不能和关键字一样。但是关键字NET是不区分大小写的。UCF文件的语法说明：1．语法UCF文件的语法为：{NET|INST|PIN} signal_name Attribute;其中，signal_name是指所约束对象的名字，包含了对象所在层次的描述；Attribute为约束的具体描述；语句必须以分号；结束。可以用#或添加注释。需要注意的是：UCF文件是大小写敏感的，信号名必须和设计中保持大小写一致，但约束的关键字可以是大写、小写甚至大小写混合。例如：NET CLK LOC = P30;CLK就是所约束信号名，LOC = P30；是约束具体的含义，将CLK信号分配到FPGA的P30管脚上。对于所有的约束文件，使用与
Xilinx ISE Design Suite 13.4 软件使用流程 （EDK与SDK部分） ISE的全称为Integrated Software Environment，即“集成软件环境”，是Xilinx公司的硬件设计工具。相对容易使用的、首屈一指的PLD设计环境！ISE将先进的技术与灵活性、易使用性的图形界面结合在一起，不管您的经验如何，都让您在最短的时间，以最少的努力，达到最佳的硬件设计。 EDK=Embedded Development Kit，嵌入式开发套件。EDK是xilinx公司开发嵌入式系统的工具。比起xilinx的ISE，二者不同在于，如果仅仅是使用xilinx的fpga做逻辑设计，只需要ISE开发环境。但是如果要使用powerpc或者microblaze处理器，从硬件到软件设计的整个嵌入式系统设计，就需要EDK。 SDK（Software Development Kit, 即软件开发工具包）一般是一些被软件工程师用于为特定的软件包、软件框架、硬件平台、操作系统等建立应用软件的开发工具的集合。 我是一个刚刚接触Xinlinx公司开发的fpga。在对软件使用中遇到很多问题，在网上很难找到完全匹配的教程。特别是在EDK的使用过程中，网上流传的教程都是基于老版本的。步骤上有一些差异，对初学者来说往往不知所云，官网上的英文资料也存在一定的理解问题。因此在此介绍一些EDK的使用步骤。在老版本的EDK中。硬件逻辑和软件工程是在一个EDK软件中的。而版本比较新一点的，需要EDK硬件工程部分和SDK软件工程部分结合使用。 以下为具体的使用步骤，在解说的过程中不免出现错误。还希望朋友们给以宝贵的意见。 1.首先点击电脑中的Xilinx Platform Studio 快捷方式，打开EDK软件。如果桌面上没有快捷方式，也可以在开始——所有程序----Xilinx ISE Design Suite 13.4——EDK——Xilinx Platform Studio。图标如下图中间完整的显示。
一、编译时的常见错误 1. 数据类型错误。此类错误是初学者编程时的常见现象, 下面是一些要引起注意的错误: (1) 所有变量和常量必须要加以说明。 (2) 变量只能赋给相同类型的数据。 (3) 对scanf()语句, 用户可能输入错误类型的数据项, 这将导致运行时出错, 并报出错信息。为避免这样的错误出现, 你就提示用户输入正确类型的数据。 (4) 在执行算术运算时要注意: a. 根据语法规则书写双精度数字。要写0.5, 而不是写.5; 要写1.0, 而不是1。尽管C语言会自动地把整型转换成双精度型, 但书写双精度型是个好习惯。让C语言为你做强行转换这是一种效率不高的程序设计风格。这有可能导致转换产生错误。 b. 不要用0除。这是一个灾难性的错误, 它会导致程序失败, 不管C 语言的什么版本, 都是如此, 执行除法运算要特别小心。 c. 确保所有的双精度数(包括那些程序输入用的双精度数) 是在实数范围之内。 d. 所有整数必须在整数允许的范围内。这适用于所有计算结果, 包括中间结果。 2. 将函数后面的";"忘掉。此时错误提示色棒将停在该语句下的一行, 并显示: Statement missing ; in function <函数名> 3. 给宏指令如#include, #define等语句尾加了";"号。 4. "{"和"}"、"("和")"、"/*"和"*/"不匹配。引时色棒将位于错误所在的行, 并提示出有关丢掉括号的信息。 5. 没有用#include指令说明头文件, 错误信息提示有关该函数所使用的参数未定义。 6. 使用了Turbo C保留关键字作为标识符, 此时将提示定义了太多数据类型。 7. 将定义变量语句放在了执行语句后面。此时会提示语法错误。 8. 使用了未定义的变量, 此时屏幕显示: Undefined symbol '<变量名>' in function <函数名> 9. 警告错误太多。忽略这些警告错误并不影响程序的执行和结果。编译时当警告错误数目大于某一规定值时(缺省为100)便退出编译器, 这时应改变集成开发环境Options/Compiler/Errors中的有关警告错误检查开关为off。 10. 将关系符"=="误用作赋值号"="。此时屏幕显示: Lvalue required in function <函数名> 二、连接时的常见错误 1. 将Turbo C库函数名写错。这种情况下在连接时将会认为此函数是用户自定义函数。此时屏幕显示: Undefined symbol '<函数名>' in <程序名> 2. 多个文件连接时, 没有在"Project/Project name中指定项目文件(.PRJ文件), 此时出现找不到函数的错误。 3. 子函数在说明和定义时类型不一致。 4. 程序调用的子函数没有定义。 三、运行时的常见错误 1. 路径名错误。在MS-DOS中, 斜杠(\)表示一个目录名; 而在Turbo C 中斜杠是个某个字符串的一个转义字符, 这样, 在用Turbo C 字符串给出一个路径名时应考虑"\"的转义的作用。例如, 有这样一条语句: file=fopen("c:\new\tbc.dat", "rb"); 目的是打开C盘中NEW目录中的TBC.DAT文件, 但做不到。这里"\"后面紧接的分别是"n"及"t", "\n"及"\t"将被分别编译为换行及tab字符, DOS将认为它是不正确的文件名而拒绝接受, 因为文件名中不能和换行或tab字符。正确的写法应为: file=fopen("c:\\new\\tbc.dat", "rb"); 2. 格式化输入输出时, 规定的类型与变量本身的类型不一致。例如: float l;
赛灵思ZYNQ-7000架构 该文章的硬件平台是：ZC702（XC7Z020-1CLG484CES ）。所用软件包括：PlanAhead、Xilinx Platform Studio、Xilinx Software Development Kit，版本均为14.4。串口工具为Tera Term。 ZYNQ-7000是Xilinx推出的一款全可编程片上系统（All Programmable SoC），该芯片集成了ARM Cortex A9双核与FPGA，所以ZYNQ是一款SoPC芯片。其架构如下图： 图中的Processing System（一般简称为PS）即为处理器（ARM Cortex A9 MPCore）部分，里面资源非常的丰富，具体可参看Xilinx官方文档。Programmable Logic（一般简称为PL）即可编程部分（FPGA），该部分的资源随SoC芯片级别高低不同而不同，最低的是ArTIx-7（Zynq-7010和Zynq-7020），最高的是Kintex-7（Zynq-7030和Zynq-7045）。当然，后续可能SoC中的FPGA会使用更高的Virtex系列，这个就不得而知了。 PS和PL的关系：PS的实质就是一个ARM Cortex A9 MPcore，所以如果我们不使用可编程部分，我们完全可以只使用PS部分。也就是说，对于ZYNQ芯片，PS部分可以完全独立使用，不依赖PL部分。 PL部分的实质是Xilinx FPGA。在ZYNQ中，我们可以把PL看成是PS的另一个具有可重配置特点的外设，它可以作为PS部分的一个从设备，受ARM处理器控制。比如ARM （PS）的串口数量不够时，以太网接口不够时，或者需要视频接口时都可以用PL部分扩展。当然我们也可以把PL部分看成一个不受ARM处理器控制，与ARM处理器对等的主设备，主动完成与外部芯片、接口的数据交互。更甚至PL部分也可以作为整个系统的主设备，主动从APU部分的存储器中获取、存储数据，并可控制ARM处理器的运算。所以，理论上PL部分也可以像PS部分那样独立运行。但限制是必须使用JTAG接口对PL 部分进行配置。如果没有JTAG接口，就无法独立运行，因为ZYNQ的PS部分和PL部分都必须依靠PS来完成芯片的初始化配置。 随着嵌入式系统越来越复杂，功能越来越强大，往往在设计中既需要非常灵活的FPGA，
Xilinx系列FPGA的DCI技术 1、DCI技术概述 随着FPGA芯片越大而且系统时钟越高，PCB板设计以及结构设计变得越难，随着速率的提高，板间的信号完整性变的非常关键，PCB板上若有关键信号，那么需要进行阻抗匹配，从而避免信号的反射和震荡。Xilinx公司提供DCI （Digitally Controlled Impedance）可以在芯片内部进行阻抗匹配，匹配电阻更加接进芯片，可以减少元器件，节省PDB板面积，并且也更方便走线。 传统的阻抗匹配是在PCB板上端接一个电阻。理想情况下，源端输出阻抗认为是很小的，而接受端的输入阻抗认为是很大，在实际电路中都可以不去考虑，只考虑PCB上的走线，从接收端看过去PCB特征阻抗应该等于源端接电阻，这样电流从源端流向接收端才不会导致反射。 2、阻抗匹配原理 阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，得到最大功率输出的一种工作状态。对于不同特性的电路，匹配条件是不一样的。在纯电阻电路中，当负载电阻等于激励源内阻时，则输出功率为最大，这种工作状态称为匹配，否则称为失配。当激励源内阻抗和负载阻抗含有电抗成份时，为使负载得到最大功率，负载阻抗与内阻必须满足共扼关系，即电阻成份相等，电抗成份只数值相等而符号相反。这种匹配条件称为共扼匹配。 在高速的设计中，阻抗的匹配与否关系到信号的质量优劣。阻抗匹配的技术可以说是丰富多样，但是在具体的系统中怎样才能比较合理的应用，需要衡量多个方面的因素。例如我们在系统中设计中，很多采用的都是源段的串连匹配。对于什么情况下需要匹配，采用什么方式的匹配，为什么采用这种方式。例如：差分的匹配多数采用并联终端匹配；时钟采用串联源端匹配。
Xilinx Platform Studio的使用流程 （1）配置硬件 根据BSB向导完成硬件的配置，在Project option设置HDL and simulation 然后generate netlist 编写引脚约束文件ucf，并generate bitstream，生成相应的bit文件（工程名.bit）
编译后可打开xflow.log查看硬件资源的使用情况 （2）编译软件 首先generate libraries，产生与硬件相匹配的xparameters.h文件。 编写C程序，并添加入工程 范例程序，简单IO口的操作： #include "xparameters.h" //必须包含此头文件 #include "stdio.h"
#include "xgpio.h" //==================================================== int main(void) { XGpio led_8bit; XGpio_Initialize(&led_8bit,XPAR_LEDS_8BIT_DEVICE_ID); XGpio_SetDataDirection(&led_8bit,1,0x00000000);//???? unsigned intnflashtemp; nflashtemp = 0x00000011; unsigned int i; while(1) { nflashtemp = nflashtemp<<1; if( nflashtemp == 0x00001100) { nflashtemp = 0x00000011; } XGpio_DiscreteWrite(&led_8bit,1,nflashtemp); for(i=0;i<10000000;i++); } } 调试阶段一般不需优化程序
一、选择 1．将编译程序分成若干个“遍”是为了_使程序的结构更加清晰__。 2．正规式 MI 和 M2 等价是指__.M1 和 M2 所识别的语言集相等_。 3．中间代码生成时所依据的是 _语义规则_。 4．后缀式 ab+cd+/可用表达式__(a+b)/(c+d)_来表示。 6．一个编译程序中，不仅包含词法分析，_语法分析 ____，中间代码生成，代码优化，目标代码生成等五个部分。 7．词法分析器用于识别__单词___。 8．语法分析器则可以发现源程序中的___语法错误__。 9．下面关于解释程序的描述正确的是__解释程序的特点是处理程序时不产生目标代码 ___。 10．解释程序处理语言时 , 大多数采用的是__先将源程序转化为中间代码 , 再解释执行___方法。 11．编译过程中 , 语法分析器的任务就是__(2)(3)(4)___。 (1) 分析单词是怎样构成的 (2) 分析单词串是如何构成语句和说明的 (3) 分析语句和说明是如何构成程序的 (4) 分析程序的结构 12．编译程序是一种__解释程序__。 13．文法 G 所描述的语言是_由文法的开始符号推出的所有终极符串___的集合。 14．文法分为四种类型，即 0 型、1 型、2 型、3 型。其中 3 型文法是___正则文法__。 15．一个上下文无关文法 G 包括四个组成部分，它们是：一组非终结符号，一组终结符号，一个开始符号，以及一组 _产生式__。 16．通常一个编译程序中，不仅包含词法分析，语法分析，中间代码生成，代码优化，目标代码生成等五个部分，还应包括_表格处理和出错处理__。 17．文法 G[N]= （ {b} ， {N ， B} ， N ， {N→b│ bB ， B→bN} ），该文法所描述的语言是L(G[N])={b2i+1│ i ≥0} 18．一个句型中的最左_简单短语___称为该句型的句柄。 19．设 G 是一个给定的文法，S 是文法的开始符号，如果 S->x( 其中 x∈V*), 则称 x 是 文法 G 的一个__句型__。 21．若一个文法是递归的，则它所产生的语言的句子_是无穷多个___。 22．词法分析器用于识别_单词_。 23．在语法分析处理中， FIRST 集合、 FOLLOW 集合、 SELECT 集合均是_终极符集 ___。 24．在自底向上的语法分析方法中，分析的关键是_寻找句柄 ___。 25．在 LR 分析法中，分析栈中存放的状态是识别规范句型__活前缀__的 DFA 状态。 26．文法 G 产生的__句子___的全体是该文法描述的语言。 27．若文法 G 定义的语言是无限集，则文法必然是 __递归的_ 28．四种形式语言文法中，1 型文法又称为 _短语结构文法__文法。 29．一个文法所描述的语言是_唯一的__。 30． _中间代码生成___和代码优化部分不是每个编译程序都必需的。 31．_解释程序和编译程序___是两类程序语言处理程序。 32．数组的内情向量中肯定不含有数组的_维数___的信息。 33. 一个上下文无关文法 G 包括四个组成部分，它们是：一组非终结符号，一组终结符号，一个开始符号，以及一组__D___。 34．文法分为四种类型，即 0 型、1 型、2 型、3 型。其中 2 型文法是__上下文无关文法__。 35．一个上下文无关文法 G 包括四个组成部分，它们是：一组非终结符号，一组终结符号，一个开始符号，以及一组 __产生式___。 36．__ BASIC ___是一种典型的解释型语言。 37．与编译系统相比，解释系统___比较简单 , 可移植性好 , 执行速度慢__。 38．用高级语言编写的程序经编译后产生的程序叫__目标程序___。 39．编写一个计算机高级语言的源程序后 , 到正式上机运行之前，一般要经过__(1)(2)(3)__这几步: (1) 编辑 (2) 编译 (3) 连接 (4) 运行 40．把汇编语言程序翻译成机器可执行的目标程序的工作是由__编译器__完成的。 41．词法分析器的输出结果是__单词的种别编码和自身值__。 42．文法 G ：S→xSx|y 所识别的语言是_ xnyxn(n≥0)___。 43．如果文法 G 是无二义的，则它的任何句子α__最左推导和最右推导对应的语法树必定相同_。 44．构造编译程序应掌握___源程序目标语言编译方法___。 45．四元式之间的联系是通过__临时变量___实现的。 46．表达式( ┐ A ∨B)∧(C∨D)的逆波兰表示为___ A ┐ B∨CD∨∧__。 47. 优化可生成__运行时间短且占用存储空间小___的目标代码。 48．下列__删除多余运算 ____优化方法不是针对循环优化进行的。 49．编译程序使用__说明标识符的过程或函数的静态层次___区别标识符的作用域。 50．编译程序绝大多数时间花在___表格管理__ 上。 51．编译程序是对__高级语言的翻译___。
赛灵思ISE 设计套件11.1 为客户量身打造四种工具流程 作者：Michael Santarini 随着Xilinx? ISE? 设计套件11.1 的推出，赛灵思在优化设计方法、更好地满足不同技能客户的多样化需求，以及帮助客户利用赛灵思FPGA 目标设计平台进行创新设计方面迈出了一大步。赛灵思ISE 设计套件11.1同时推出四种全新的工具流程，专为逻辑设计人员、嵌入式开发人员、DSP算法开发人员以及系统集成人员量身定制，以满足他们的不同要求。
? 2009 年赛灵思版权所有。Xilinx、Xilinx 徽标、Virtex、Spartan、ISE、以及本文涉及的其它指定品牌均为赛灵思公司在美国及其它国家的商标。MATLAB 以及Simulink 均为The MathWorks 公司的注册商标。PCI、PCle 以及PCI E 为PCI-SIG 的商标，须得到许可后才可使用。PowerPC 名称及徽标为IBM 公司的注册商标，须得到许可才可使用。所有其它商标均归其各自所有者所有。
此前，赛灵思的客户主要是逻辑设计人员，他们是精通硬件设计和硬件描述语言 (HDL) 的电气工程师。不过，在过去 8 年间，随着各代 Virtex? 和 Spartan? FPGA 产品的推出，逻辑单元以及 MPU 和 DSP 等嵌入式软硬件处理器呈指数级增长。在此情况下，赛灵思的客户中迅速增加了大量嵌入式软硬件工程师、DSP 算法开发人员和系统集成人员，他们都使用赛灵思的器件来构建高级片上系统。也就是说，不仅多领域的设计团队在使用赛灵思的器件，而且很多情况下，就连对 HDL 设计不了解或了解甚少的人如今也都在用赛灵思 FPGA 开展系统设计工作。 在推出 ISE 设计套件 11.1之前，赛灵思为所有客户提供了一套完整的工具和 IP 。每个用户可以根据 FPGA 编程的需要选择使用不同的工具。不过，如果客户对逻辑／连接设计不熟悉的话，可能会对众多工具和IP 的选择感到无所适从。举例来说，如果客户不熟悉硬件调试，可能就不了解 ChipScope? Pro 分析器的优点，不知道这款工具能自动完成调试任务，可以帮助用户简化设计工作。为了帮助不同设计领域的用户在熟悉的可定制环境中更高效地开展设计工作，赛灵思现在推出了四种全新的ISE 设计套件配置版本：逻辑版本、嵌入式版本、DSP 版本和系统版本（见图 1）。 图 1：全新工具流程 赛灵思对不同领域的客户进行了认真地调查，了解其设计方法，看看他们会使用赛灵思和第三方合作伙伴提供的哪些工具成功进行赛灵思 FPGA 设计工作。
Xilinx ISE使用入门手册1 发布日期：2009-3-613:06:10文章来源：搜电浏览次数：2940 1、ISE的安装 现以ISE5.2i为例介绍Xilinx ISE Series的安装过程。 1）系统配置要求 ISE5.2i推荐的系统配置与设计时选用的芯片有关。因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。在ISE5.2i 支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。 2）ISE5.2i的安装 以中文版Windows XP操作系统为例加以说明。 （1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。 图4.25ISE5.2i安装界面
（2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。 图4.26器件模型选择对话框 （3）点击“下一步”，如图4.27所示，可以选择器件种类。
图4.27器件种类选择对话框 通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。 安装完成后，环境变量应作如下描述： 若操作系统是Windows NT/2000/XP，选择开始－>控制面板－>系统－>选项－>系统－>高级－>环境变量，在环境变量中加入： 变量名：Xilinx 变量值：C：Xilinx（即安装路径） 具体设置如图4.28所示。
赛灵思高层次综合工具加速FPGA设计 382 顶 作者：Sharad Sinha 博士生 新加坡南洋理工大学 sharad_sinha@https://www.doczj.com/doc/5c12062800.html,.sg Vivado HLS配合C语言等高级语言能帮助您在FPGA上快速实现算法。 高层次综合（HLS）是指自动综合最初用C、C++或SystemC语言描述的数字设计。工程师之所以对高层次综合如此感兴趣，不仅是因为它能让工程师在较高的抽象层面上工作，而且还因为它能方便地生成多种设计解决方案。利用HLS，您能探索各种可能性，分析面积和性能特点，最终确定一个方案在FPGA芯片上实现算法。举例来说，您能探索将存储器映射到Block RAM（BRAM）或分布式RAM上有什么不同的影响，或者分析回路展开以及其它回路相关优化有什么效果，而且不必手动生成不同的寄存器传输级（RTL）设计。您所要做的仅仅是在 C/C++/SystemC设计中设置相关指令而已。 赛灵思在其最新发布的Vivado?工具套件中推出了HLS工具。Vivado HLS是AutoESL工具的品牌转型重塑，可提供众多技术帮助您优化C/C++/SystemC代码以实现目标性能。这样的HLS工具就能帮助您在FPGA上快速实现算法，无需借助基于Verilog和VHDL等硬件描述语言的非常耗时的RTL设计方法。 为了帮助用户了解Vivado HLS如何工作，我们不妨以矩阵乘法设计为例逐步剖析从设计描述（C/C++/SystemC）到FPGA实现整个端对端综合流程。矩阵乘法在许多应用中都很常见，并广泛用于图像和视频处理、科学计算和数字通信。本项目中的所有结果均使用Vivado HLS 2012.4生成，搭配使用赛灵思ISE?软件（14.4版）进行物理综合和布局布线。此外，这一流程还采用了ModelSim和GCC-4.2.1-mingw32vc9进行RTL协同仿真。 图1显示了简单的综合流程，从C/C++/SystemC设计开始。C/C++/SystemCtestbench用于验证设计功能的正确性，同时还可用于RTL和C的协同仿真。协同仿真包括验证生成的
初学者初用ICCAVR编程的时候，经常会出现一些错误，现在将常见的错误报告整理如下。这里的一些错误是为了展示说明而故意制造的，欢迎你提供你遇到的错误和解决方法。 一、正常编译通过 CODE: C:\icc\bin\imakew -f main.mak iccavr -c -IC:\icc\include\ -e -DA TMEGA -DA TMega16 -l -g -Mavr_enhanced D:\桌面\实验教程\LED应用\霓虹灯\main.c iccavr -o main -LC:\icc\lib\ -g -ucrtatmega.o -bfunc_lit:0x54.0x4000 -dram_end:0x45f -bdata:0x60.0x45f -dhwstk_size:16 -beeprom:1.512 -fihx_coff -S2 @main.lk -lcatmega Device 1% full. Done. [url="][/url] 这是我们最想看到的了，万事大吉。 二、工程中未加入.C文件 CODE: C:\icc\bin\imakew -f main.mak iccavr -o main -LC:\icc\lib\ -g -ucrtatmega.o -bfunc_lit:0x54.0x4000 -dram_end:0x45f -bdata:0x60.0x45f -dhwstk_size:16 -beeprom:1.512 -fihx_coff -S2 @main.lk -lcatmega unknown file type @main.lk, passed to linker !ERROR unknown file type '@main.lk' C:\icc\bin\imakew.exe: Error code 1 Done: there are error(s). Exit code: 1 解决办法：将你的程序加入工程中，可以右键程序区>>ADD to project 三、程序没有后缀名，或者后缀名不正确。 CODE: C:\icc\bin\imakew -f main.mak C:\icc\bin\imakew.exe: 'main' is up to date Done. 这是一个很难理解的错误，它是由工程中的程序文件没有后缀名造成的。 解决办法：将原有文件移出工程，将文件的后缀名改为.C，然后再加入工程中。 四、没有main函数
赛灵思FPGA的SRL16移位寄存器原理与使用 可以定义移位长度的移位寄存器。就是用一个lut可以实现16位的移位寄存器。 SRL16 的是16bit移位寄存器查找表// 16-Bit Shift Register Look-Up-Table (LUT) 在一个LUT中可以实现16个FF移位的功能！SSRL16 SRL16_inst (.Q(Q), // SRL data output.A0(A0), // Select[0] input.A1(A1), // Select[1] input.A2(A2), // Select[2] input.A3(A3), // Select[3] input.CLK(CLK), // Clock input.D(D) // SRL data input); Xilinx 官网的说明原理 SRL16 is a shift register look up table (LUT). The inputs A3, A2, A1, and A0 select the output length of the shift register. The shift register may be of a fixed, staTIc length or it may be dynamically adjusted. The shift register LUT contents are iniTIalized by assigning a four-digit hexadecimal number to an INIT attribute. The first, or the left-most, hexadecimal digit is the most significant bit. If an INIT value is not specified, it defaults to a value of four zeros (0000) so that the shift register LUT is cleared during configuraTIon.The data (D) is loaded into the first bit of the shift register during the Low-to-High clock (CLK) transiTIon. During subsequent Low-to-High clock transitions data is shifted to the next highest bit position as new data is loaded. The data appears on the Q output when the shift register length determined by the address inputs is reached. 这里说了几点，- 移位寄存器的初始值可以用INIT属性初始化；- 移位寄存器的长度由地址线的取值决定；- 移位数据从D端输入，Q端输出 - 先移入的数据是MSB Xilinx 官网的说明Static Length ModeTo get a fixed length shift register, drive the A3 through A0 inputs with static values. The length of the shift register can vary from 1 bit to 16 bits as determined from the following formula: Length = (8*A3) +(4*A2) + (2*A1) + A0 +1 If A3, A2, A1, and A0 are all zeros (0000), the shift register is one bit long. If they are all ones (1111), it is 16 bits long. Xilinx 官网的说明Dynamic Length ModeThe length of the shift register can be changed
Xilinx SDK使用教程 本文参考Xilinx SDK软件内置的教程，打开方法：打开SDK->Help->Cheet Sheets...->Xilinx SDK Tutorials，这里有6篇文档。本文详细介绍其中的4篇（与Application相关） 如何创建一个新的软件应用 1.打开SDK，切换到c/c++界面下。（有两个界面，还有一个是Debug界面，在软件右上角处切换） 2.指定一个新的硬件平台项目 在SDK开发软件时，需要指定硬件平台。（如果你打开一个现成的SDK工作空间，这一步可以省略）如果SDK工作空间中没有指定，BSP新建窗口会弹出，询问你硬件平台。 ---File > New > Other > Xilinx > Hardware Platform Specification ---Next, 显示新的硬件项目对话框。 ---设定项目名称，以及由Vivado产生的硬件平台。 ---Finish. 3.创建一个独立的板级支持包（Board Support Package ） ---File > New > Board Support Package,打开对话框。 ---指定新项目的名字（已初始一个默认的名称） ---从CPU下拉列表中，选择目标处理器 ---从BSP OS下拉列表中，选择操作系统，默认是standalone(没有操作系统) ---Finish.弹出BSP设置对话框
---配置参数，生成一个BSP ---OK 4.创建应用项目 ---File > New > Application Project ---指定项目名称 ---选择OS ---选择目标硬件平台 ---选择目标处理器 ---选择编程语言 ---选择一个现有的BSP，或者新建一个 ---Next ---选择一个模板，生成一个可直接运行的软件工程 ---Finish 如何调试一个软件应用 1.配置目标连接 如果你想用本地设备，你可以跳过这个步骤。 ---确保设备和remote host相连接。 ---在remote host上启动hw_server，通过执行hw_server.bat或者hw_server.csh文件。---在‘Target Connection’下，单击“Add Target Connection”。 ---在‘Target Name’中指定远程连接的名称。 ---‘Set as default target’此项可选择。 ---指定hw_server的ip地址和端口号。hw_server的默认端口号是3121。
以下用的是ubuntu12.4 系统。以及安卓4.0系统。 下面是我出错后的一些解决办法希望可以帮到各位。后续还会继续更新。 ------------------------------------------------------------------------------------------------------------------ /bin/sh: arm-linux-gcc: not found make: *** [src/hello.o] 解决： arm-linux-gcc 环境变量没有设，所以找不到这个编译器 在/etc/profile里添加arm-linux-gcc的存放路径 再用source 同步一下 具体是在命令行输入#vi /etc/profile回车 然后要用vi命令编辑这个文件，在文件最后加 export PATH=$PATH:/你的arm-linux-gcc存放的路径 保存退出（具体怎么编辑文件和保存退出的方法请参考VI命令） 然后会回到终端输入命令界面，输入#source /etc/profile ------------------------------------------------------------------------------------------------------------------ make: *** [out/target/product/generic/obj/STATIC_LIBRARIES/libwebcore_intermediates/Source/WebCore/css/CS SPropertyNames.h] 错误25 make: *** 正在删除文件 “out/target/product/generic/obj/STATIC_LIBRARIES/libwebcore_intermediates/Source/WebCore/css/C SSPropertyNames.h” 解决：sudo apt-get install gperf ------------------------------------------------------------------------------------------------------------------ Install: out/target/product/generic/system/xbin/timeinfo Copy xml: out/target/product/generic/system/etc/apns-conf.xml /bin/bash: xmllint: 未找到命令 make: *** [out/target/product/generic/system/etc/apns-conf.xml] 错误127 解决：sudo apt-get install libxml2-utils ------------------------------------------------------------------------------------------------------------------- host/i686-linux-glibc2.7-4.6/bin/i686-linux-gcc: 没有那个文件或目录 make: *** [out/host/linux-x86/obj/EXECUTABLES/acp_intermediates/acp.o] 错误127 解决：sudo apt-get install g++-multilib -------------------------------------------------------------------------------------------------------------------- prebuilts/tools/gcc-sdk/gcc: line 40: prebuilts/tools/gcc-sdk/../../gcc/linux-x86/host/i686-linux-glibc2.7-4.6/bin/i686-linux-gcc: No such file or
实验一 Xilinx_ISE 软件使用与计数器相关实验 一、实验目的 1.1了解并掌握采用可编程逻辑器件实现数字电路与系统的方法； 1.2学习并掌握采用Xilinx_ISE 软件开发可编程器件的过程 1.3学习使用verilog HDL描述数字逻辑电路与系统的方法； 1.4掌握分层次、分模块的电路设计方法，熟悉使用可编程器件实现数字系统的一 般步骤。 二、实验条件 PC机 Xilinx ISE13.1 软件 USB下载线 Digilent Adept软件（2.0或更新版） Xilinx大学计划开发板Basys2 三、预习要求 阅读实验原理及参考资料，了解使用Xilinx ISE13.1 软件开发Xilinx 可编程器件，设计实现所需电子系统的流程。 四、实验原理 4.1 可编程器件开发流程 4.2 Xilinx ISE13.1 软件概要介绍 ISE 简要介绍 Xilinx 是全球领先的可编程逻辑完整解决方案的供应商，研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及定义系统级功能的IP（Intellectual Property）核，长期以来一直推动着FPGA技术的发展。Xilinx的开发工具也在不断地升级，目前的ISE Project Navigator 13.x 集成了FPGA 开发需要的所有功能，其主要特点有：
?包含了Xilinx新型SmartCompile技术，可以将实现时间缩减 2.5 倍，能在最短的时间内提供最高的性能，提供了一个功能强大的设计收敛环境； ?全面支持Virtex-5 系列器件（业界首款65nm FPGA）； ?集成式的时序收敛环境有助于快速、轻松地识别FPGA 设计的瓶颈； ?可以节省一个或多个速度等级的成本，并可在逻辑设计中实现最低的总成本。 ISE Project Navigator 13.x的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了FPGA 开发的全过程，从功能上讲，其工作流程无需借助任何第三方EDA 软件。?设计输入：ISE 提供的设计输入工具包括用于HDL 代码输入和查看报告的ISE 文本编辑器（The ISE Text Editor），用于原理图编辑的工具ECS（The Engineering Capture System），用于生成IP Core 的Core Generator，用于状态机设计的StateCAD 以及用于约束文件编辑的Constraint Editor等。 ?综合：ISE 的综合工具不但包含了Xilinx 自身提供的综合工具XST，同时还可以内嵌Mentor Graphics公司的LeonardoSpectrum 和Synplicity公司的Synplify，实现无缝链接。?仿真：ISE 本身自带了一个具有图形化波形编辑功能的仿真工具HDL Bencher，同 时又提供了使用Model Tech 公司的Modelsim进行仿真的接口。 ?实现：此功能包括了翻译、映射、布局布线等，还具备时序分析、管脚指定以及增 量设计等高级功能。 ?下载：下载功能包括了BitGen，用于将布局布线后的设计文件转换为位流文件，还 包括了ImPACT，功能是进行设备配置和通信，控制将程序烧写到FPGA 芯片中去。?使用ISE 进行FPGA 设计的各个过程可能涉及到的设计工具如表4-1 所示。