数字频率计实验报告

基于Verilog HDL数字频率计设计与实现

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基于Verilog HDL数字频率计设计与实现

摘要：在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个

数；二是间接测频法，如周期测频法。直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。本文阐述了用Verilog HDL语言设计了一个简单的数字频率计的过程。

关键词：周期；EDA；Verilog HDL；数字频率计；波形仿真.

Abstract：Be one of the most fundamental parameter in electron technology medium frequency, parameter measurement scheme, measurement result all have very close something to do with a lot of electricity and, the frequency measurement looks like being more important therefore right away. The method measuring frequency has various, among them the electronic counter measures frequency having accuracy height, usage is convenient, measurement is prompt, easy to realize measurement process automation waits for merit and, counter measures frequency having two

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kinds way: sure frequency law first directly ,be to measure the pulse number the signal is measured within certain sluice gate time; Two is indirect measure frequency law, if the period measures frequency law, Measure frequency law directly applying to the high frequency signal's. The main .This paper expounds the process of using Verilog HDL to design a simple digital frequency.

Keyword: period；EDA；Verilog HDL；Figure frequency meter；wave simulation.

目录

1 引言 (3)

1.1 数字频率计概述： (5)

1.2 设计目的： (6)

1.3设计内容： (6)

1.4 频率测量的思想和方法： (6)

2 Verilog HDL简介 (7)

3 数字频率计系统框图 (8)

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3.1数字频率计系统框图： (8)

3.2数字频率计系统模块划分结构： (8)

4 数字频率计程序设计及实现 (10)

4.1分频模块div_clk： (9)

4.2基准频率选择模块fbase_sel： (11)

4.3门控模块gate_ctrl： (13)

4.4计数模块counter： (15)

4.5寄存器模块latch： (17)

4.6显示模块 display： (19)

4.7顶层模块 topfile： (21)

5 系统测试 (22)

5.1测试数据： (22)

5.2误差变化图： (23)

5.3结果分析： (24)

6 总结 (24)

7参考文献 (25)

8致谢 (25)

附录： (25)

1 引言

在电子测量领域中，频率测量的精确度是最高的，可达10—10E-13数量级。因此，在生产过程中许多物理量，例如温度、压力、流量、液位、PH值、振动、位移、速度、加速度，乃至各种气体的百分比成分等均用传感器转换成信号频率，然后用数字频率计来测量，以提高精确度。

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国际上数字频率计的分类很多。按功能分类，测量某种单一功能的计数器。

如频率计数器，只能专门用来测量高频和微波频率；时间计数器，是以测量时间为基础的计数器，其测时分辨力和准确度很高，可达ns 数量级；特种计数器，它具有特种功能，如可逆计数器、予置计数器、差值计数器、倒数计数器等，用于工业和白控技术等方面。数字频率计按频段分类 (1)低速计数器：最高计数频率＜10MHz ； (2)中速计数器：最高计数频率10—100MHz ； (3)高速计数器：最高计数频率＞100MHz ； (4)微波频率计数器：测频范围1—80GHz 或更高。

本实验使用了FPGA 工程设计的一般流程（如图1.1所示），使用Verilog HDL

语言设计了基于直接测频法的简单的中速数字频率计。

图1.1 FPGA 工程设计的一般流程

1.1 数字频率计概述：

频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量

其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则没测一次频率的间隔就越长。闸门时间越短，测的频

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率值刷新就越快，但测得的频率精度就受影响。本文数字频率计是用数字显示被测信号频率的仪器，被测信号是被放大整形后的正弦波，如配以适当的传感器和整形电路，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器，电子系统非常广泛的应用领域内，到处可见到处理离散信息的数字电路。

1.2 设计目的：

1.学会使用Veilog 硬件描述语言；

2.学会利用Xilinx 进行层次化计；

3.学会电路模块化设计。

1.3设计内容：

设计一个计数式频率计，其频率测量范围为10Hz ～10MHz ，测量结果用6只数码管显示。有三个带锁按键开关(任何时候都只能有一个被按下)被用来选择1S 、0.1S 和0.01S 三个闸门时间中的一个。有两只LED ，一只用来显示闸门的开与闭，另一只当计数器溢出时做溢出指示。图1.3显示了该频率计前面板的基本排布构想。

图1.3 所示该频率计前面板基本排布构想图。

Frequency Counter

GA TE OVER KHzff

INPUT

POWER 1s 0.1s 0.01s

1.4 频率测量的思想和方法：

众所周知，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1 s。闸门时间可以根据需要取值，大于或小于1 s都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1 s作为闸门时间。

1．频率测量的基本思想

测量被测信号在单位时间内的脉冲个数，其数字表达式

f = N / t

其中：f为被测信号的频率

N为脉冲的个数

t为被测信号产生N个脉冲所需的时间

2.频率测量方法

直接测量法：直接测量被测信号的频率，通过计数法来对被测信号在一定时间内的脉冲个数进行计数。直接测量法的结构框图如图1.4

所示。

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2 Verilog HDL简介

电子设计自动化（EDA）的关键技术之一是要求用形式化方法来描述数字系统的硬件电路，即要用所谓硬件描述语言来描述硬件电路。所以硬件描述语言及相关的仿真、综合等技术的研究是当今电子设计自动化领域的一个重要课题。

Verilog HDL是一种硬件描述语言(hardware description language),为了制作数位电路(数字电路)而用来描述ASICs和FPGAs的设计之用。Verilog 的设计者想要以 C 程序语言(en:C programming language)为基础设计一种语言,可以使工程师比较熟悉跟容易接受。

这种语言跟传统的程序设计语言不同,在于它的程序叙述并非严格地线性(循序)执行。Verilog 模式包含不同模组(modules)的阶层关系。模组(modules)是输出(inputs)和输入(outputs)所定义出来的一个集合。在每个模组中,有一串的电线(wires)、暂存器(registers)和子模组(submodules)的定义。并且在每个模组里面,语言叙述大部分都被群组成为各种的执行区块(blocks),用来定义该模组所产生的行为描述。在每个区块(blocks)内,使用 begin 和 end 的关键字来区隔开来,其中的叙述是循序被执行。但是同一个设计,不同的区块间的执行是平行的。

3 数字频率计系统框图

3.1数字频率计系统框图：

本设计所采用的系统电路框图如图3.1所示。

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图3.1.1 所示的数字频率计系统电路框图

3.2数字频率计系统模块划分结构：

数字频率计中的FPGA是频率计的核心，主要实现在一定时间内，对被测信号的脉冲个数进行计算，并且转化为相应的频率值显示在六个数码管上。首先将系统分成六个模块来分别设计仿真。分别有以下七个模块：

●分频模块div_clk：将石英产生的标准时钟分频，得到计数以及动态显示所需的时钟，如图3.1.1所示。

●基准频率选择模块fbase_sel：也就是实现图3.1.1所示的闸门选择，根据闸门选择开关的不同，选择对应的频率输出。

●门控模块gate_ctrl:此模块需产生三种控制信号：GATE、CLEAR、LATCH，如图3.1.1所示，GATE控制闸门是否打开同时计数器开始计数，CLEAR控制计数器同步清零，LATCH控制计数器输出值的寄存。为了能直观的显示出当前选择的基准频率，用当前GATE信号来驱动一个led。

●计数模块counter：对包含被测信号频率信息的脉冲进行计数。如图3.1.1所示，当门控模块的输出的清零信号将计数器清零后，便输出门控信号将闸门打开时，计数器开始计数。

●寄存器模块latch：就是图3.1.1中的寄存器，此模块只是在门控模块寄存信号的控制下将计数器的输出暂时寄存，同时若检测有输出溢出时则使溢出位

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over 有效。

● 显示模块 display ：由利用分频模块的其中一个频率的信号（本设计采用1khz ），对寄存器中的数据进行显示，就是图3.1.1中的扫描显示动态子系统，包括三个子模块：

1、模六计数器cnt6：输出动态显示中的位选信号，利用人眼的视觉暂留效果，动态驱动六个数码管显示。

2、多路选择模块mux6to1_4b ：根据模六计数器的值，选择相应的数码管对应的寄存器，读出寄存器中的段选值，输出到BCD 译码模块。

3、BCD 译码模块bcd2led ：将输入的BCD 码译成数码管的显示数据，分别赋给数码管的每个引脚。

经过上述模块化划分后的结构框如图3.2.1

所示

图3.2.1 模块化划分后的结构

4 数字频率计程序设计及实现

4.1分频模块div_clk ：

分频器的作用就是在系统全局时钟（即石英时钟）的驱动下，经过分频得到系统中所需要的多种频率成分的时钟信号。如图4.1.1所示，clk48MHz 为石英产生的48MHz 的输入信号，经过分频之后，分别输出clk1kHZ ，clk100HZ ，clk10HZ

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信号。从分频器内部原理图4.4.1可知，clk48MHz 先进行48000分频得到1kHZ 的时钟信号clk1kHZ ，在此基础上，将clk1kHZ 进行10分频得到100HZ 的时钟信号clk100HZ ，同理得到10HZ 的时钟信号clk10HZ 。图4.1.1 是分频模块结构框图；图4.1.2是分频模块内部原理图。

在本模块的程序中，div_clk 是分频程序的头文件，u1、u2、u3是三个子程序，其原理都相同，例如u2中，采用模十的计数器输出最高位tmp[3]实现对u1输出的1kHZ 的时钟分频，得到100Hz

的时钟信号，具体见附录分频模块程序。

图4.1.1

分频模块结构框图

图4.1.2 分频模块内部原理图

该模块输入端口定义如下：

● clk48MHz ：石英差生的系统时钟信号。 该模块定义输出端口如下：

●clk1kHz ：分频产生的1Hz 时钟信号； ●clk10Hz ：分频产生的10Hz 时钟信号；

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●clk100Hz ：分频产生的100Hz 时钟信号。 编译和波形仿真得到波形如图4.1.3所示。

图4.1.3 分频模块的仿真波形

仿真说明：在Modelism 中，为了能更好的观察分频模块是否正确，取输出频率是输入频率的4分频（都是同样的原理，与实际的差别只是在分频的倍数上），如图4.1.3可知，从最上的石英时钟依次是4分频，因此时钟模块达到设计要求。

4.2基准频率选择模块fbase_sel ：

该模块实现检测闸门开关的状态，选择并输出需要的基准频率。如所示，内

部原理图如图4.2.2所示。

如图4.2.1是基准频率选择模块的结构框图，该模块中sw[2:0]是三个开关的输入，由sw[2:0]的状态从输入频率中选择其中之一输出，即fbase 随着sw[2:0]的不同编码分别等于三个输入，本程序中对应clk_10hz 、clk_100hz 、clk_1khz 的三个开关状态的编码是：011、101、110。程序的实现比较简单，只用一个case

语句就可以实现基准频率的选择，具体见附录基准频率选择模块程序。

图4.2.1 基准频率选择模块结构框图

图4.2.2 基准频率选择模块内部原理图

该模块定义输入端口如下：

● clk_10hz，clk_100hz，input clk_1khz：分频模块产生的三种时钟信号；● sw[2:0]：三个闸门选择开关的输入。

该模块定义输出端口如下：

● fbase：闸门开关对应的基准信号。

所示。

编译和波形仿真得到波形如图4.2.3

图4.2.3 基准频率选择模块的仿真波形

仿真说明：从modelsim的仿真图中可知，当sw为011时，fbase为clk_10hz；当sw为101时，fbase为clk_100hz；当sw为110时，fbase为clk_1khz；仿真结果说明，此基准频率选择模块可以实现三选一的功能，满足预期要实现的目的，符合设计要求。

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4.3门控模块gate_ctrl ：

本模块通过16进制计数器用来产生三种控制信号，控制计数模块计数、清零和寄存器模块的锁存。门控模块模块的结构框图（图 4.3.2）,简单给出了输入和输出；而从内部原理图（图4.3.3）中可以清楚得看到，输入的时基信号经过计数器，分别产生三种控制信号（本模块均采用高电平有效）：一是计数器的四位输出通过一个四位与门电路和触发器产生clr_D 信号，由于在计数器为1101时clr_D 有效，所以与门中一个信号取反；二是计数器输出通过一个比较器电路和触发器产生gate_in 信号，脉冲计数在0—9范围时，gate_in 信号有效；三是产生寄存信号，和产生清零信号一样，只是在计数器为1011时有效。设计之初三种控制信号的理想波形见图4.3.1。本模块的程序中，num 为16进制计数器，当0=

能，具体程序见附录门控模块程序。

图4.3.1

控制信号波形图

图4.3.2 门控模块结构框图

图4.3.3 门控模块内部原理图

该模块定义输入端口如下：

● clk：门控模块选择的基准信号。

该模块定义输出端口如下：

●gate_in：计数使能信号；

●latch_cnt：计数器数据寄存信号；

●clr_D：计数器清零信号。

编译和波形仿真得到波形如图4.3.4

所示。

仿真说明：从modelsim的仿真图中可知，十六进制计数器能正常工作，同时此模块能够产生所需要的三种控制信号gate_in、latch_cnt、clr_D，和图4.3.1基本一样，只是选择的时间有差别，不影响时间的功能，故本模块设计能够达到设计要求。

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4.4计数模块counter ：

该模块主要完成对经过放大整形后的被测信号的计数，这个计数由门控模块

产生的信号来控制。其中clr_D 为清零信号；f_in 为被测信号；gate_in 是门控使能信号。从内部原理图中可以得知，计数器采用异步使能，当gate_in 有效，clr_D 无效时，在f_in 的每一个上升沿，计数器D1自动加1，然后D2在D1的最高位由1变为0时，自动加1，以此类推，直至计数器D6；当gate_in 无效，clr_D 有效时，所有的计数器在同一时钟clr_D 的有效时间内清零。而对于溢出位over ，则再另外加一个比较电路既可简单地实现，如图4.4.2所示。所以总体来说，本模块是采用异步计数，同步清零。具体见附录计数模块程序。

图4.4.1

计数模块的结构框图

图4.4.2 计数模块内部原理图

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该模块定义输入端口如下： ● f_in ：被测信号；

● clr_D ：门控模块产生的清零信号； ● gate_in ：门控模块产生的计数使能信号。 该模块定义输出端口如下：

● D1,D2,D3,D4,D5,D6：计数器的0位、1位、2位、3位、4位、5位； ● Over ：溢出指示位。

编译和波形仿真得到波形如图4.4.3

所示。

(a)

（b

）

（c ）

（d ）

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图4.4.3计数模块的仿真波形

仿真说明：为了能更清楚的看到六个计数器的状态，分（a ）、（b ）、（c ）、（d ）四个仿真图来说明本模块的作用，从modelsim 的仿真图中可知，六个十进制计数器均能正常工作，都能实现0—9的计数，同时也能实现低位九进一的要求，例如从图4.4.3中的（d ）可知，当计数器D4从9变为0时，D5加1。满足设计要求。

4.5寄存器模块latch ：

本模块在门控制模块产生的锁存信号的控制下，对计数模块的计数值进行寄存。寄存器模块的结构框图如图4.5.1所示，内部原理图如图4.5.2所示。

图 4.5.2中，在同一锁存信号latch_cnt 的控制下，七个触发器同时将D1,D2,D3,D4,D5,D6中的值依次送入Q1,Q2,Q3,Q4,Q5,Q6中，实现寄存功能。程序的实现也简单，只是在latch_cnt 的控制下，将数据一一寄存，具体见附录寄

存器模块程序。

图4.5.1 寄存器模块的结构框图

图4.5.2 寄存器模块内部原理图

该模块定义输入端口如下：

● latch_cnt：寄存信号；

● D1,D2,D3,D4,D5,D6,DO：计数器的不同位的数据；

该模块定义输出端口如下：

● Q1,Q2,Q3,Q4,Q5,Q6,QO：寄存器。

编译和波形仿真得到波形如图4.5.3所示。

图4.5.3寄存器模块的仿真波形

仿真说明：仿真时，随机对D1,D2,D3,D4,D5,D6,DO输入，经仿真，D1,D2,D3,D4,D5,D6,DO一一对应送入Q1,Q2,Q3,Q4,Q5,Q6,QO中，例如：从仿真图中可以看出，当某一时刻D1,D2,D3,D4,D5,D6分别为5、6、2、3、8、9时，

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Q1,Q2,Q3,Q4,Q5,Q6中对应也是5、6、2、3、8、9，本模块符合设计要求，可采取。

4.6显示模块 display ：

本模块用于对所测频率的显示，显示模块的结构框图如图4.6.1所示。内部原理图如图4.6.2所示。

Clk 为分频模块产生的1kHZ 时钟信号，在本模块中作为动态扫描信号，在此信号的上升沿（具体程序见附录），位选寄存器dig 自动加1，然后作为6选1模块的选择信号，选择对应的段选值，送入段选寄存器seg 中进行显示。小数点的控制，通过sw 对应的dot 编码与位选信号作比较，当两者相等时，是dou_out 有效（即为低电平），从而达到控制功能。

显示模块的程序分三个子程序，分别是：cnt6、mux6to1_4b 、bcd2led ；其中cnt6为模6计数器，产生6个位选信号；mux6to1_4b 为6选1多路选择器，选择当前位选信号下的段选值，寄存在Y 中；bcd2led 是数码管的译码电路，产生bcd

码用于数码管的正确显示。具体见附录显示模块程序。

图4.6.1 显示模块结构框图

简易数字频率计

4.2.3简易数字频率计电路设计 数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波、方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率、转速、声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器。 一、设计目的 1. 了解数字频率计测量频率与测量周期的基本原理； 2. 熟练掌握数字频率计的设计与调试方法及减小测量误差的方法。 二、设计任务与要求 要求设计一个简易的数字频率计，测量给定信号的频率，并用十进制数字显示，具体指标为： 1.测量范围：1HZ—9.999KHZ，闸门时间1s； 10 HZ—99.99KHZ，闸门时间0.1s； 100 HZ—999.9KHZ，闸门时间10ms； 1 KHZ—9999KHZ，闸门时间1ms； 2.显示方式：四位十进制数 3. 当被测信号的频率超出测量范围时,报警. 三、数字频率计基本原理及电路设计 所谓频率，就是周期性信号在单位时间 (1s) 内变化的次数．若在一定时间间隔T内测得这个周期性信号的重复变化次数为N，则其频率可表示为 fx=N/T 。因此，可以将信号放大整形后由计数器累计单位时间内的信号个数，然后经译码、显示输出测量结果，这是所谓的测频法。可见数字频率计主要由放大整形电路、闸门电路、计数器电路、锁存器、时基电路、逻辑控制、译码显示电路几部分组成，总体结构如图4-2-6：

图4-2-6数字频率计原理图 从原理图可知，被测信号Vx经放大整形电路变成计数器所要求的脉冲信号Ⅰ，其频率与被测信号的频率fx相同。时基电路提供标准时间基准信号Ⅱ，具有固定宽度T的方波时基信号II作为闸门的一个输入端，控制闸门的开放时间，被测信号I从闸门另一端输入，被测信号频率为fx,闸门宽度T，若在闸门时间内计数器计得的脉冲个数为N，则被测信号频率fx=N/THz。可见，闸门时间T决定量程,通过闸门时基选择开关选择,选择T大一些,测量准确度就高一些,T小一些,则测量准确度就低.根据被测频率选择闸门时间来控制量程.在整个电路中,时基电路是关键,闸门信号脉冲宽度是否精确直接决定了测量结果是否精确.逻辑控制电路的作用有两个：一是产生锁存脉冲Ⅳ，使显示器上的数字稳定；二是产生清“0”脉冲Ⅴ，使计数器每次测量从零开始计数。 1.放大整形电路 放大整形电路可以采用晶体管 3DGl00和74LS00，其中3DGl00组成放大器将输入频率为fx的周期信号如正弦波、三角波等进行放大。与非门74LS00构成施密特触发器，它对放大器的输出信号进行整形，使之成为矩形脉冲。 2.时基电路 时基电路的作用是产生标准的时间信号，可以由555组成的振荡器产生，若时间精度要求较高时，可采用晶体振荡器。由555定时器构成的时基电路包括脉冲产生电路和分频电路两部分。 （1）555多谐振荡电路产生时基脉冲 采用555产生1000HZ振荡脉冲的参考电路如图4-2-7所示。电阻参数可以由振荡频率计算公式f=1.43/((R1+2R2)*C)求得。 （2）分频电路 由于本设计中需要1s、0.1s、10ms、1ms四个闸门时间，555振荡器产生1000HZ，周期为1ms的脉冲信号，需经分频才能得到其他三个周期的闸门信号，可采用74LS90分别经过一级、二级、三级10分频得到。 图4-2-7 555多谐振荡电路 3. 逻辑控制电路 在时基信号II结束时产生的负跳变用来产生锁存信号Ⅳ，锁存信号Ⅳ的负跳变又用来产生清“0”信号V。脉冲信号Ⅳ和V可由两个单稳态触发器74LSl23产生，它们的脉冲宽度由电路的时间常数决定。触发脉冲从B端输入时，在触发脉冲的负跳变作用下，输出端Q可获得一正脉冲, Q非端可获得一负脉冲，其波形关系正好满足Ⅳ和V的要求。手动复位开关S按下时，计数器清“ 0 ”。参考电路如图4-2-8 图4-2-8数字频率计逻辑控制电路 4.锁存器 锁存器的作用是将计数器在闸门时间结束时所计得的数进行锁存，使显示器上能稳定地显示此时计数器的值．闸门时间结束时，逻辑控制电路发出锁存信号Ⅳ，将此时计数器的值送译码显示器。选用8D锁存器74LS273可以完成上述功能．当时钟脉冲CP的正跳变来到时，锁存器的输出等于输入，即Q=D。从而将计数器

数字电子技术综合实训指导书

数字电子技术综合实训指导书

目录 第一节课程设计的目的及要求---------------------------------- 3 第二节数字电子电路的设计方法 --------------------------------4 第三节数字电路的安装、调试方法-------------------------------9 第四节数字电路设计容及原理简介-----------------------------14 第五节设计说明书的要求---------------------------------------19

第一节综合实训的目的及要求 一、目的 主要目的，是提高学生在数字集成电路应用方面的实践技能，培养学生综合运用理论知识解决实际问题的能力，树立严谨的科学作风，。学生通过电路设计、安装、调试、整理资料等环节，初步掌握工程设计思想与方法，训练组织电路开发工作的基本技能，学会编写设计文件，逐步了解开展科学实践的程序。 二、基本要求 通过课程设计各环节的实践，同学们应达到如下要求： 1．掌握数字电路分析和设计的基本方法； 2．掌握数字电路的安装、调试以及故障分析的专业技能； 3．具备查阅资料，应用资料分析和解决问题的能力。 三、课程设计的任务： 1．完成一规定电路的安装与调试 2．完成一任选电路的设计、安装和调试 四、课程设计完成的容： 1．数字电路设计书 2．符合设计功能的电路

第二节数字电子电路的设计方法 数字电路系统一般由输入电路、控制电路、输出电路、时钟电路、脉冲产生电路和电源等部分组成。 输入电路主要作用是将被信号加工变换成数字信号、其形式包括各输入接口电路。比如用正弦波振荡器产生信号，要经过放大器对微弱信号进行放大与整形后，才能得到数字信号，有些模拟信号要经过模数转换电路转换成数字信号后再进行处理。在设计输入电路时，必须首先了解输入信号的性质及接口条件，以满足设计要求。 控制电路的功能是将信息进行加工处理，并为系统各部分提供所需的各种控制。如数电书中所举的彩灯显示控制器，其定时器为一控制电路，正是在它的作用下，计数脉冲才按一定的霎时间周期，一组一组地送给地址计数顺，形成时间控制。在数字频率计中，从JK 触发器两个反相输出端输出的信号也是控制信号，它即了被测信号送至计数器的时间，同时又控制眲锁存器在计数完毕后对数据进行锁存。在具有整电报时功能的时钟电路中，报时控制电路实现了计数到51、53、55、57、59秒时的五声和整点时的一声报时功能。产生这种信号输出的电路即为控制电路。数字电路系统中，各种逻辑运算、判别电路等都是电路，它们是整个系统的核心。设计控制电路是数系统设计的最重要的容，必须充分注意不同信号之间的逻辑关系与时序关系。 输出电路是系统最后逻辑功能的重要部分。数字电路系统中存在各种各样的输出接口电路，其功能可能是发送一组经系统处理后的数据，或显示一组数字，或将数字信号进行转换，变成模拟信号等。比如数字频率计的显示译码与数码管电路，彩灯控制器的并行移位寄存器级驱动电路等，都属于系统的输出电路。设计输出电路时，必须注意电路与负载在电平、信号极性、拖动能力等方面要相配的问题。 时钟电路是数字电路各级组织训的灵魂，它属于一种控制电路，整个系统都在它的控制下按一定的规律工作。时钟电路包括主时钟振荡电路及经分频后形成各种时钟脉冲的电路。设计时钟电路时，应根据系统的要求首先确定主时钟的频率，再由它与其他控制信号结合产生系统所需要的各种时钟脉冲。 电源为整个系统工作提供所需的能源，为各端口提供所直流电平。在数字电路系统中，TTL电路对电源电压要求比较严格，电压值必须是在一定围。COMS电路对电源电压的要求相对比较宽松。设计电源时，必须注意电源的负载能力，电压和稳定度及纹波系数等。 因为任何复杂的数字电路系统都由不同层次、相对独立、具有特定功能的子系统(单元

等精度频率计的实验报告

数字频率计 摘要 以FPGA（EP2C8Q208C8N）为控制核心设计数字频率计，设计采用硬件描述语言Verilog 该作品主要包括FPGA控制、数码管模块、信号发生器、直流电源模块、独立按键、指示灯模块。主要由直流电源供电、数字信号发生器输出信号，FPGA 控制信号的采集、处理、输出，数码管显示数据，按键切换档位，指示灯显示档位。作品实现了测频、测周、测占空比，能准确的测量频率在10Hz 到100kHz之间的信号。 关键字: 频率计等精度 FPGA （EP2C8Q208C8N）信号发生器Verilog语言

一、系统方案论证与比较 根据题目要求，系统分为以下几个模块，各模块的实现方案比较选择与确定如下： 1．主控器件比较与选择 方案一：采用FPGA（EP2C8Q208C8N）作为核心控制，FPGA具有丰富的I/O 口、内部逻辑和连线资源，采集信号速度快，运行速度快，能够显示大量的信息，分频方便。 方案二：采用SST89C51作为主控器件，虽然该款单片机较便宜，但运行速度较慢，不适合对速度有太大要求的场合，并且不带AD，增加了外围电路。 综上所述，主控器件我选择方案一。 2.测量方法的比较与选择 方案一：采用测频法测量。在闸门时间内对时钟信号和被测信号同时计数，由于在闸门闭合的时候闸门时间不能是被测信号的整数倍，导致计数相差为一个被测信号时间，所以测频法只适合频率较高的测量。 方案二：采用测周法测量。用被测信号做闸门，在闸门信号内对时钟信号计数，由于在闸门闭合的时候闸门时间不能是时钟信号的整数倍，导致计数相差为一个时钟信号时间，所以测周法只适合较低频率的测量。 方案三：采用等精度法和测周法结合的方法。用等精度发测量1KHZ以上的频率，测周法测量1KHZ一下的频率。这种方法取长补短，既能准确的测高频又能测低频。 综上所述，测量方法我选用方案三。 3. 界面显示方案的选择 方案一：采用数码管显示，控制程序简单，价格便宜，显示直观。 方案二：液晶5110，虽然体积小，可以显示各种文字，字符和图案。 考虑到数码管完全可以满足数据显示要求，所以显示部分我选用方案一。 二、理论分析与计算 1、键盘设计 系统中我们采用独立键盘，用2个I/O控制2个键。原理是将2个I/O口直接接键盘的2个引脚，低电平有效，这种键盘的优点反应的速率快。 2、计算公式 （1）测频： 1khz以上：被测频率=时钟频率*（被测频率计数/时钟频率计数） 1khz以下：被测频率=时钟频率/（时钟频率在被测信号高电平计数+时钟频率在被测信号低电平计数）

数字频率计

燕山大学EDA课程设计报告书 题目：数字频率计

一、设计题目及要求 题目名称：数字频率计 要求： 1．输入为矩形脉冲，频率范围0~999KHz； 2．用3 位数码管显示；只显示最后的结果，不要将计数过程显示出来； 3．单位为Hz 和KHz 两档，自动切换，要有档位指示。 4. 超出测量范围，显示3 条短线“- - -”，且发出间隔为1s 的蜂鸣报警。 二、设计过程及内容 测量脉冲信号频率就是测量在单位时间内所产生的脉冲个数，所以在1S 时间内计数器所记录的结果，就是被测信号的频率。测量范围分别是0~999HZ、1~999kHZ，在kHZ档时，LED灯亮。 我们将数字频率计分为六个模块，分别是366分频模块，二分频模块，计数模块，选择模块，扫描模块，报警模块。 1、总体电路图如下： 右侧saomiao模块的输出端ABCDEF与计数器高位的进位输出端取非后相

与，再接接入实验箱，G和进位输出端相或，再接实验箱，实现在超出量程时显示“---”。 2、各部分电路图及功能 (1)分频模块 所选实验箱时钟信号频率为366HZ，为产生周期为两秒、占空比为1:2的时钟信号，需将366HZ的信号先经过366分频，产生周期为1HZ的信号，再经过二分频产生占空比符合要求的时钟信号。 366分频模块电路图： 功能说明：本模块使用三片74160级联构成366进制计数器，将输入的366HZ信号分频为1HZ，占空比为1:366的信号。 二分频模块电路图; 功能说明：使用边沿D触发器构成二分频，在输入信号的上升沿输出一秒的高电平或低电平，形成占空比1:2的时钟信号。

（2）计数器模块 功能说明：本模块共使用8片74160，上部的7片74160构成十进制计数器，左侧的三片计数器实现档位0~999HZ的计数，超出范围后将会有高电平的进位输出，使LED端产生周期为1s的脉冲，即LED灯进行1s的闪烁，标志着此时档位为kHZ。右侧三片实现kHZ档位计数，当低三位最后一个计数器产生进位时，高三位的输出端取或时SEL就会输出高电平，连接二选一模块进行档位选择。当高位输出产生进位时，最后一块产生报警信号的输出DD，为报警模块提供输入。 （3）数据选择器模块 功能说明：输出的档位由输入SEL控制，当SEL=0时，数据选择器选择A 输出即高三位KHZ档；当SEL=1时选择B输出即低三位HZ档。并利用74273在计数1s后输入数据，进行锁存，实现只显示最后的结果，不显示计数过程。其中1S的时钟信号加非门输出端，实现了数据的保存和输出。

我的单片机实习日记

概况 实习单位：武汉理工大学信息工程学院 参观考察单位： （1） （2） （3） （4） （5） （6） 实习开始时间：20 12 年6 月25 日，实习时间共14 天。完成实习报告时间：20 12 年7 月8 日。

今天拿到了单片机实习课设的题目，心里有点忐忑，因为一看到任务要求就觉得比以往做过的模电、数电、强化训练等等课程设计不仅数量多了而且难度也增大了。本着磨刀不误砍柴工的精神，今天的主要任务就是查找资料，安装软件，做好十足的准备工作。安装软件也是一件痛苦的事情，例如将软件汉化就不是件轻松的事情儿。在装好需要用的proteus 7 professional，Keil uVIision4以及Altium Designer等软件以后，根据借来的参考书籍，熟悉了这些软件的基础用法，并拿了书上的几个例题练练手，这真是一个看起来容易做起来去不太容易的事情。利用休息的时间，我对接下来十三天的实习期做了一个初步的规划，满怀期待的憧憬着十三天后可以做出成果的日子。

今天主要的任务就是把这次课程设计的各个模块的方案选择出来。所以第一件要做的事情就是要弄清各个模块的基本原理，根据原理才能来进行发难论证。而方案论证真不是一件轻松的事情，因为根据要求，通过从图书馆借的参考书籍和在网上找到的期刊文献等，选出一些可以实现并且能满足课程设计要求的多种方案，并且要在这多种方案的基础上，优中选优，选出一个更适合实际的方案。在单片机上有一个很大的麻烦，就是对于芯片的选择，这要求对各种芯片的功能性能要熟悉，还要对它们的拓展有些许的了解。这些都加大了对方案选择的难度，好在现在网络很快捷，所以搜索各种芯片的资料并不是很难，更多的时间用在挑选方案了。调好方案之后，明天就可以进行硬件的设计了。

四位数字频率计实验报告

数字逻辑电路大型实验报告 姓名 指导教师 专业班级 学院信息工程学院 提交日期

一、实验目的 学习用FPGA实现数字系统的方法 二、实验内容 1．FPGA, Quartus II 和VHDL使用练习 2．四位数字频率计的设计 三、四位数字频率计的设计 1．工作原理 当系统正常工作时，8Hz信号测频控制信号发生器进行信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果。工作原理图如下： 2．设计方案

1) 整形电路：整形电路是将待测信号整形变成计数器所要求的脉冲信号 2)控制信号产生器（分频电路）：用8Hz时钟信号产生1Hz时钟信号、锁存器信号和cs信号 3)计时器：采用级联的方式表示4位数 4)锁存器：计数结束后的结果在锁存信号控制下锁存 5)译码器：将锁存的计数结果转换为七段显示码 3．顶层原理图（总图）

注：①CLK1：8Hz时钟信号输入； CLKIN：待测信号输入； ②显像时自左而右分别是个位、十位、百位、千位； ③顶层原理图中： （1）consignal模块：为频率计的控制器，产生满足时序要求的三个控制信号； （2）cnt10模块：有四个，组成四位十进制（0000-1001）计数器，使计数器可以从0计数到9999； （3）lock模块：有四个，锁存计数结果； （4）decoder模块：有四个，将8421BCD码的锁存结果转换为七段显示码。 4．底层4个模块（控制信号产生模块，十进制计数器模块，锁存器模块，译码模块）的仿真结果。 cnt10模块（十进制计数器模块）： 输入:CLK：待测量的频率信号（时钟信号模拟）； CLR：清零信号，当clr=1时计数器清零，输出始终为0000，只有当clr=0时，计数器才正常计数 CS：闸门信号，当cs=1时接收clk计数，当cs=0时，不接收clk，输出为0； 输出： co:进位信号，图中，在1001（9）的上方产生一个进位信号0，其余为1。 qq：计数器的四位二进制编码输出，以十进制输出。

简易数字频率计电路设计

简易数字频率计电路设计

摘要 请对内容进行简短的陈述，一般不超过300字 关键字：周期；频率；数码管，锁存器，计数器，中规模电路，定时器 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。 数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波、方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率、转速、声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器。 本章要求设计一个简易的数字频率计，测量给定信号的频率，并用十进制数字显示。数字频率计主要由放大整形电路、闸门电路、计数器电路、锁存器、数码管、时基电路、逻辑控制、译码显示电路几部分组成。

目录 前言 (1) 1.数字频率计的原理 (2) 2.系统框图 (3) 3.系统各功能单元电路设计 (3) 3.1 时基电路设计 (3) 3.2 放大整形电路 (4) 3.3 逻辑控制电路 (5) 3.4 锁存单元 (6) 3.5 分频电路 (7) 3.6 显示器 (7) 3.7 报警电路 (8) 4.系统总电路图 (10) 结束语 (11) 参考文献 (12)

前言 数字频率计是一种专门对被测信号频率进行测量的电子测量仪器。被测信号可以是正弦波、方波或其它周期性变化的信号。数字频率计主要由放大整形电路、闸门电路、计数器电路、锁存器、时基电路、逻辑控制、译码显示电路几部分组成。 在传统的电子测量仪器中，示波器在进行频率测量时测量精度较低，误差较大。频谱仪可以准确的测量频率并显示被测信号的频谱，但测量速度较慢，无法实时快速的跟踪捕捉到被测信号频率的变化。正是由于频率计能够快速准确的捕捉到被测信号频率的变化，因此，频率计拥有非常广泛的应用范围。 在传统的生产制造企业中，频率计被广泛的应用在产线的生产测试中。频率计能够快速的捕捉到晶体振荡器输出频率的变化，用户通过使用频率计能够迅速的发现有故障的晶振产品，确保产品质量。 频率计被用来对各种电子测量设备的本地振荡器进行校准。在无线通讯测试中，频率计既可以被用来对无线通讯基站的主时钟进行校准，还可以被用来对无线电台的跳频信号和频率调制信号进行分析。

电子系统设计实习报告4人智力竞赛抢答器

电子系统设计实习报告 4人智力竞赛抢答器 班级：电子01-1 设计者：何玉迎王丽晖李小瑞学号：

4人智力竞赛抢答器 指导老师:刘丽萱耿敏设计者：何玉迎李小瑞王丽晖 班级：电子01-2班 内容摘要： 该抢答器用数字显示抢答倒计时时间，由“9”倒计到“0”时，蜂鸣器连续响0.5秒。选手抢答时，显示选手号，同时蜂鸣器响0.5秒，倒计时停止。 该电路采用石英晶体振荡器产生频率为1Hz的脉冲信号，起振快，定时精度高，使用方便。 一、设计内容及要求： 1. 设计内容：本课题要求设计一台可供4名选手参加比赛的智力竞赛抢 答器。 2. 设计要求： 14名选手编号为；1，2，3，4。各有一个抢答按钮，按钮的编号与选手的编号对应，也分别为1，2，3，4。 2给主持人设置一个控制按钮，用来控制系统清零（编号显示数码管灭灯）和抢答的开始。 3抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，改选手编号立即锁存，并在编号显示器上显示该编号，同 时扬声器给出音响提示，同时封锁输入编码电路，禁止其他选手抢 答。优先抢答选手的编号一直保持到主持人将系统清零为止。 4抢答器具有定时（9秒）抢答的功能。当主持人按下开始按钮后，要求定时器开始倒计时，并用定时显示器显示倒计时时间，同时扬 声器发出音响，音响持续0.5秒。参赛选手在设定时间（9秒）内 抢答，抢答有效，扬声器发出音响，音响持续0.5秒，同时定时器 停止倒计时，编号显示器上显示选手的编号，定时显示器上显示剩 余抢答时间，并保持到主持人将系统清零为止。 5如果定时抢答时间已到，却没有选手抢答时，本次抢答无效。系统扬声器报警（音响持续0.5秒），并封锁输入编码电路，禁止选手 超时后抢答，时间显示器显示0。 6石英晶体振荡器产生频率为1Hz的脉冲信号，作为定时计数器的

频率计实验报告

一．设计方案 1. 整体思路：求待测信号的频率，实际上是在1s内对脉冲进行计数。故先对1MHz分频产生1s的闸门信号，由此产生计数使能信号，计数清零信号（有锁存要求的也要产生锁存信号要求）；六位十进制计数器在计数使能和计数清零信号的控制下计数。若有显示频率值固定的要求，则由锁存信号控制寄存器锁存稳定的频率值。 2. 模块划分：采用“自顶向下，逐步细化”的设计思想，顶层文件定义总输入输出端口及各模块的输入输出端口，并进行端口匹配。底层分为三个模块：分频模块，计数模块和锁存模块，分别完成各自功能。 （1）分频模块：输入为1MHz基准时钟信号，输出为计数使能信号,计数清零信号(和锁存信号) 共有四个线程, p1: process (clk01) 用于将1MHz时钟基准信号500000分频产生2Hz时钟信号（具体实现方式是设置计数变量，每计到49999时2Hz时钟信号clk2产生一个脉冲）； p2: process ( clk2 ) 用于将2Hz时钟信号clk2 2分频，产生1s的闸门信号（实现方法是clk2每出现一个脉冲，clk1的值反转一次。这样两次分频产生的闸门信号是方波，而将1MHz 直接500000分频得到的输出信号占空比不是50%）； p3: process ( clk1 ) 用于将闸门信号clk1再次2分频从而产生计数使能信号en（和锁存信号lock）； p4: process ( clk1,clk0_5 ) 用于产生计数清零信号clr（计数使能信号无效的后0.5s计数器清零）。 （2）计数模块：输入为待测脉冲频率，计数使能和计数清零信号，输出为27位（前7位对应十万位7段译码管g~a，后20位对应万位~各位的8421码输出）。采用异步清零。 计数器的原理入下： a.若个位小于9，则个位加1，其余位不变； b.若个位为9，十位小于9，则十位加1，个位归0，其余位不变； c.若个位，十位均为9，百位小于9，则百位加1，十位，个位归0，其余位不变； d.若个，十，百位均为9，千位小于9，则千位加1，百位，十位，个位归0，其余位不变； e.若个，十，百，千位均为9，万位小于9，则万位加1，千位，百位，十位，个位归0，其余位不变； f.若个，十，百，千,万位均为9，十万位小于9，则十万位加1，万位，千位，百位，十位，个位归0，其余位不变； g.若这6位均为9，则各位均归0（此时待测频率超出0~999999Hz量程，频率计不能正确显示）。 计数器的数值一定是上述情况中的一种，因此一定会进入某个if条件中执行相应语句。 *（3）锁存模块 有锁存要求时，由锁存信号控制在第2s初（上升沿）锁存计数值，因此当输入待测信号稳定时，输出总是某个恒定值。没有锁存要求时，不需锁存信号控制，锁存模块的输出就是本模块的输入。 二．问题及解决方案 1．顶层设计时，最初为了简便将各模块对应端口直接MAP起来，而没有设置中间变量；后来怀疑这种写法是否规范，和小组成员商量后，组长的建议书是决定还是在端口间设置

数字频率计

数字频率计 目录 摘要 (3) 第一章设计要求 (4) 原理框图 (4) 设计指标 (4) 设计方案比较 (4) 第二章整体方案设计 (5) 2.1 算法设计 (5) 2.2 整体方框图及原理 (6) 第三章单元电路设计 (7) 3.1整形放大电路设计 (7) 3.2时基电路设计 (9) 3.3闸门电路设计 (11) 3.4控制电路设计 (13) 3.5自动换挡设计 (14) 3.5整体电路图 (16) 3.6整机原件清单 (16) 第四章设计小结 (17) 5.1 设计任务完成情况 (17) 5.2 问题及改进 (18) 5.3心得体会 (19) 第五章参考文献 (19)

摘要 数字频率计是一种用十进制数字显示被测信号频率的数字测量仪器。其基本功能是测量正弦信号、方波信号、三角波信号以及其他各种单位时间内变化的物理量。 在数字电路中，数字频率计属于时序电路，本课题主要选择以集成芯片作为核心器件，设计了一个简易数字频率计，以触发器和计数器为核心，由信号输入、隔直，触发、计数、数据处理和数据显示等功能模块组成。放大整型电路：对被测信号进行预处理；闸门电路：攫取单位时间内进入计数器的脉冲个数；时基信号：基准信号；计数器译码电路：计数译码集成在一块芯片上，计单位时间内脉冲个数，把十进制计数器计数结果译成BCD码；显示：把BCD码译码在数码管显示出来。设计中采用了模块化设计方法，采用适当的放大和整形，提高了测量频率的范围。 本课程设计介绍了简易频率计的设计方案及其基本原理，并着重介绍了频率计各单元电路的设计思路，原理及仿真，整体电路的的工作原理，控制器件的工作情况。整个设计配以仿真电路图和波形图加以辅助说明。设计共有三大组成部分：一是原理电路的设计，本部分详细讲解了电路的理论实现，是关键部分；二是仿真结果及分析，这部分是为了分析电路是否按理论那样正常工作，便于理解。三是性能测试，这部分用于测试设计是否符合任务要求。最后是对本次课程设计的总结。 关键字：频率计、时基电路、逻辑控制、分频、计数、逻辑显示

数字电路课程设计开题报告1

徐州工程学院数学与物理科学学院 数电课程设计报告 课题名称：智力竞赛抢答装置 专业班级： 09应物2 学号： 20090405212 姓名：陈玉丹 指导老师：张群 设计时间： 2011 12 29

目录 序言 (1) 摘要 (2) 一、设计背景 (3) 二、总体方案设计 (3) 三、单元电路图 (5) 四、主要器件及重要元件的功能介绍 (9) 五、总电路原理图 (10) 六、系统的安装与调试 (11) 七、元器件列表 (12) 八、心得体会 (13) 九、参考文献 (13) 十、评分标准 (14)

序言 课程设计是针对某一理论课程的要求，对我们进行综合性实践训练的实践学习环节，可以培养我们运用课程中所学的理论知识与时间紧密结合，独立地解决实际问题的能力。 本课程设计介绍的是单片机制作的4路智力抢答器的设计及制作，以电路的基本理论为基础，着重介绍电路的设计。培养学生应用所学专业理论知识，进行产品的实际设计与制作的能力，缩小理论与实践的差别,并学习电子产品的整个设计、分析与制作流程。 课程设计应达到如下基本要求： （1）综合运用数字电子技术基础课程中所学的理论知识独立完成一个抢答器课题的设计。 （2）通过查阅手册和参考文献资料，培养我们独立分析和解决实际问题的能力。 （3）熟悉常用电子元器件的类型和特性，并掌握合理选用的原则。 （4）掌握电子电路的安装和调试技能。 （5）熟悉的使用各类数字电子仪器。 （6）学会撰写课程设计论文。 （7）培养严肃认真的工作作风和严谨的科学态度。 什么样的人才会在社会工作中最受欢迎呢？当然是既有丰富的理论知识，又有足够的经验即有很强的操作能力，实践动手能力。 作为当代的大学生或许缺乏的也就正是这方面的能力，我们迫切需要培养的也是这些能力。怎样培养呢？当然是放到实践中去培养，在真正的动手中去培养。 为此，我们专业特组织了这次长达三个多星期的综合课程实习，让同学们在实践中学东西，我们只有这样从各方面武装自己，不断给自己充电，才能在以后的竞争中突出自己，展现自己！ 1

电子测量实训心得体会.doc

电子测量实训报告 学生姓名：学号：指导教师： 实验地点：试验时间： 一、实验课题名称：电子测量技术 二、实验内容： 1) 测人体电阻 2) 测四色环电阻 3) 测五色环电阻 4) 测发光二极管 5) 测电容 三、操作方法与实验步骤 1) 测人体电阻： 1. 将万能表调至欧姆档×10k 2. 万能表调零--将红黑表笔相接触，左手握住接触位置，右手将万能表调至零 处 3. 测人体电阻--右手执黑表笔，左手执红表笔，观察万能表指针位置，所得人 体阻值为29×10k 2) 测四色环电阻： 1. 读四色环电阻（见书30页）： 棕绿橙金：15000ω=15 kω 1 5 000 橙白红金：3900ω=3.9 kω 3 9 00 2. 将万能表调至欧姆档×1k 3. 万能表调零-- 4. 左手执四色环一端，右手执红黑表笔，将其分别放置四色环两端，观察万能表 指针位置 现象：棕绿橙金：15 kω 橙白红金：4 kω 5. 分析：说明"橙白红金"四色环有误差 3) 测五色环： 1. 读五色环电阻（见书30页）： 棕黑黑红棕：10000ω=10 kω 1 0 0 00 橙白红棕棕：3900ω=3.9 kω 3 9 0 0 2. 将万能表调至欧姆档×1k 3. 万能表调零-- 4. 左手执五色环一端，右手执红黑表笔，将其分别放置五色环两端，观察万能表 指针位置 现象：棕黑黑红棕：10 kω 橙白红棕棕：4 kω 5. 分析：说明"橙白红棕棕"五色环有误差 4) 测发光二级管（可判断发光二极管的好坏）

1. 将万能表调至欧姆档×10k 2. 万能表调零-- 3. 左手执发光二极管，右手执红黑表笔，将红表笔接二极管的短端，黑表笔接二 极管的长端（此接法为正向电阻） 现象：发光二极管发光 万能表所测阻值为30×10k 4. 右手执发光二极管，左手执红黑表笔，将红表笔接二极管的长端，黑表笔接二 极管的短端 现象：发光二极管无变化 万能表指针向右偏转，又渐渐偏向最左端，电阻为无穷大 5) 测电容 1. 将万能表调至欧姆档×1k 2. 万能表调零-- 3. 左手执电容，右手执红黑表笔，将红表笔接电容的短端，黑表笔接电容的长端 现象：万能表指针在最左端，所得阻值为无穷大 4. 左手执电容，右手执红黑表笔，将红表笔接电容的长端，黑表笔接电容的短端 现象：1.万能表阻值依旧为无穷大→电容质量好 2.万能表阻值为非无穷大时→电容质量差篇二：电子测量实训报告() 实训内容选项 项目：第一部分： 项目实训一直流稳压电源的使用及技术指标测试项目实训二数字式万用表的使用项 目实训三晶体管毫伏表的使用项目实训四信号发生器的使用（选做）项目实训五示波器 的使用（选段）项目实训六数字频率计的使用 第二部分： 项目实训一晶体管单管共射极放大电路项目实训二射极输出器（选做）项目实训 三负反馈放大电路（选做）项目实训四 otl功率放大器项目实训五集成运放的线性 应用项目实训六 lc正弦波振荡器项目实训七直流稳压电源 第一部分 项目实训四信号发生器的使用 （一）、实验目的：了解信号发生器使用和示波器使用（二）、实验仪器：信号发生器， 示波器、导线若干。（三）、实验内容： 1、用示波器观测产生15khz，峰峰值200mv的正弦波。 2、用示波器观测产生30khz，峰峰值500mv的方波。 3、用示波器观测产生45khz，峰峰值1000mv的三角波。 4、用示波器观测产生1mhz，2000mv(载波幅度)的调幅波， 调制系数为50%的波形。 5、用示波器观测产生1mhz，2000mv(载波幅度)的调频波，最大频偏为200khz的波形。 项目实训五示波器的使用 （一）、实验目的：了解示波器工作原理、掌握示波器的使用（二）、实验设备：函数信 号发生器、示波器一台、导线（三）、实验内容： 1、观测信号的周期和幅度测量 用函数信号发生器产生一正弦波，用示波器观测出信号的周期和幅度。 2、观测两个正弦波信号的频率关系和相位关系 测两个正弦波分别从示波器的x-y输入模式时,观测示波器

实验六-数字频率计的Verilog-HDL语言实现

五邑大学实验报告 实验课程名称 ) 数字频率计的Verilog HDL语言实现 院系名称：信息工程学院 专业名称：通信工程(物联网工程) 实验项目名称：EDA实验 班级： 110711 学号： 。 报告人：冯剑波

实验六 数字频率计的Verilog HDL 语言实现 一、实验目的： 1、掌握较复杂数字电路或系统的纯Verilog HDL 实现方法； 2、体会纯Verilog HDL 语言输入设计与原理图输入设计的差别。 二、实验原理： 【 数字频率计是用来测量输入信号的频率并显示测量结果的系统。一般基准时钟的高电平的持续时间为s T 10 ，若在这0T 内被测信号的周期数为N 则被测信号的频率就是N ，选择不同的0T ，可以得到不同的测量精度。一般0T 越大，测量精度越高，但一次的测量时间及频率计所需的硬件资源也增加。 三、设计任务与要求： 1、设计一个6位频率计，测量范围从1Hz 到99 99 99Hz ，测量结果用6个数码管显示，基准时钟频率为1Hz ； 2、只显示测量结果，中间计数过程不显示；结果更新时间2秒一次； 3、频率计只设一个复位键，按下该键（reset=0）系统复位，释放该键（reset=1）系统工作，测量并显示结果。 4、显示用静态方式； 5、用Verilog HDL 实现上述要求的频率计。 四、设计源程序及注释与仿真结果 设计源程序： module pinlvji(oHEX0,oHEX1,oHEX2,oHEX3,oHEX4,oHEX5,clk_50M,clk_1Hz,reset,signal_out); @ input clk_50M,reset; //50MHz 时钟输入、复位 output[6:0] oHEX0,oHEX1,oHEX2,oHEX3,oHEX4,oHEX5; //数码管0-5，分别显示个、十、百、千、万、十万位的数字 output reg clk_1Hz; output reg signal_out; reg signal_in; reg[29:0] cnt; reg[29:0] cnt1; reg count_en; //计数允许，count_en=1时计数，下降沿到来时锁存 reg load; reg[3:0] ge,shi,bai,qian,wan,shiwan; reg cout1,cout2,cout3,cout4,cout5; reg[3:0] q0,q1,q2,q3,q4,q5; wire clr; always @(posedge clk_50M) //改变Hz 的范围，自己设定的频率1Hz-999999Hz begin

数字频率计设计(PCB图+电路图+源程序)-课程设计

数字频率计设计(PCB图+电路图+源程序)-课程设计数字频率计设计开题报告 选题意义及国内外发展状况 本课题主要研究如何用单片机来设计数字频率计。因为在电子技术中，频率的测 量十分重要，这就要求频率计要不断的提高其测量的精度和速度。在科技以日新 月异的速度向前发展，经济全球一体化的社会中，简洁、高效、经济成为人们办 事的一大宗旨。在电子技术中这一点表现的尤为突出，人们在设计电路时, 都趋 向于用尽可能少的硬件来实现, 并且尽力把以前由硬件实现的功能部分, 通过软 件来解决。因为软件实现比硬件实现具有易修改的优点, 如简单地修改几行源代码就比在印制电路板上改变几条连线要容易得多, 故基于微处理器的电路往往比传统的电路设计具有更大的灵活性。 单片机就属于这一类设计电路，单片机因其功能独特和廉价已在全球有数???千 种成功的范例, 在国内也开发出了充电器、空调控制器、电子定时器、汽车防盗 器、卫星接收机以及各种智能仪表等实用产品。频率计也是单片机的一种很重要

的应用, 价格低廉且具有实际意义。虽然使用逻辑分析仪也可以很好的测量信号 的频率等参数，但其价格太昂贵。实现测量的数字化、自动化、智能化已成为各 类仪表设计的方向，而由单片机控制的、全自动的、数字显示的频率计就符合这 一设计理念。 说到用单片机设计的频率计，这里说一下单片频率计ICM7216D。单片频率计ICM7216D是美国Intersil公司首先研制的专用测频大规模集成芯片。它是标准的28引脚的双列直插式集成电路，采用单一的+5V稳压电源工作。它内含高频振荡器、10进制计数器、7段译码器、位多路复用器、能够直接驱动LED显示器的8段段码驱动器、8位位码驱动器。其基本的测频范围为DC至10MHz，若加预置的分频电路，则上限频率可达40MHz或100MHz，单片频率计ICM7216D只要加上晶振、量程选择、LED显示器等少数器件即可构成一个DC至40MHz的微型频率计，可用于频率测量、机械转速测量等方面的应用。还有，PTS2600是英国研制的一款微波频率计，该频率计可以测量频率高达26GHz的信号，而价格才只有几万元，可谓是物美价廉。PTS2600虽然是一个低价格的微波频率计，但它能在四个波段有很好的灵敏度测量40Hz到20GHz的频率。也可以用它来测量高达26GHz的频率，只是灵敏度稍稍低了一些。日常工作中，用它来测量 VF/VHF/UHF频段的频率，也十分方便和准确。PTS2600使用一个12位数字的LCD 液晶显示屏来显示所测得的频率、闸口时间（分辨率相关）、菜单功能以及频率表的测量 结果。所有这些数值都是同时显示在一个屏幕上的。PTS2600的机箱采用高标准的铝质材料制成，各模块安装在下方有钢板支承的母板上。模块相对独立，维修

石经院基于FPGA等精度测频原理的频率计

石家庄经济学院 通信实习报告 院系：信息工程学院 学号： 姓名： 日期：2013.1.15

一、实习目的 1、通过本次专业课程设计巩固并扩展通信课程的基本概念、基本理论、分析方 法和仿真实现方法。 2、结合所学的EDA应用和仿真技术，完成通信专业相关课程内容的建模和设计 仿真。到达通信专业相关理论课程有效的巩固和整合，实现将理论知识和软件设计紧密结合。 3、通过本次专业课程设计达到培养学生的创新能力、通信系统建模和仿真设计 能力以及软件调试和分析能力的目的。 二、实习要求 1、应用通信类软件完成通信系统相关内容的设计和建模，并仿真出正确结果， 对仿真波形加以重点分析和说明。 2、按要求格式书写报告，原理充分、设计方法及仿真结果分析正确、条理清晰、 重点突出。 三、实习内容 1、实习题目 基于FPGA等精度测频原理的频率计 2、设计原理 (1)直接测频方法 常用的直接测频方法主要有测频法和测周期法两种： 测频法就是在确定的闸门时间Tw内。记录被测信号的变化周期数(或脉冲个数)Nx，则被测信号的频率为：Fx=Nx/Tw。 测周期法需要有标准信号的频率fs，在待测信号的一个周期Tx内，记录标准频率的周期数Ns，则被测信号的频率为：fx=fs/Ns。 这两种方法的计数值会产生±1个字误差，并且测试精度与计数器中记录的数值Nx或Ns有关。为了保证测试精度，一般对于低频信号采用测周期法；对于高频信号采用测频法，因此测试时很不方便。 (2)等精度测频方法 图1 等精度测频原理波形图

等精度测频方法是在直接测频方法的基础上发展起来的。它的闸门时间不是固定的值，而是被测信号周期的整数倍，即与被测信号同步，因此，消除了对被测信号计数所产生±1Hz误差，并且达到了在整个测试频段的等精度测量。测频原理如图1所示。 在测量过程中，有两个计数器分别对标准信号和被测信号同时计数。首先给出闸门开启信号(预置闸门上升沿)。此时计数器并不开始计数，而是等到被测信号的上升沿到来时，计数器才真正开始计数。然后预置闸门关闭信号(下降沿)到时，计数器并不立即停止计数，而是等到被测信号的上升沿到来时才结束计数，完成一次测量过程。可以看出，实际闸门时间T与预置闸门时间下，并不严格相等，但差值不超过被测信号的一个周期。 设在一次实际闸门时间下中计数器对被测信号的计数值为Nx，对标准信号的计数值为Ns。标准信号的频率为fs，则被测信号的频率为： Fx=(Nx/Ns)fs。 (1) 若忽略标频fs的误差，则等精度测频可能产生的相对误差为： δ=(|fxc-fx|/fxe）×100％。 (2) 其中&e为被测信号频率的准确值。 在测量中，由于fx计数的起停时间都是由该信号的上升沿触发的，在闸门时间T 内对fx的计数Nx无误差(T=NxTx)；对fs的计数Ns最多相差一个数的误差，即 |△Ns|≤l，其测量频率为：fxe=[Nx/(Ns+△Ns)]/fs (3) 将式(1)和(3)代入式(2)，并整理得：δ=|△Ns|/Ns≤l/Ns=1/(T·fs) 由上式可以看出。测量频率的相对误差与被测信号频率的大小无关，仅与闸门时间和标准信号频率有关。即实现了整个测试频段的等精度测量。闸门时间越长，标准频率越高，测频的相对误差就越小。标准频率可由稳定度好、精度高的高频率晶体振荡器产生，在保证测量精度不变的前提下，提高标准信号频率，可使闸门时间缩短，即提高测试速度。表1所列为：标频在10KHz和100MHz时闸门时间与最大允许误差的对应关系。 表1 闸门时间与精度的关系 等精度测频的实现方法可简化为图2所示的框图。CNT1和CNT2是两个可控计数器。标准频率(fs)信号从CNTl的时钟输入端CLK输入；经整形后的被测信号(&)从CN他的时钟输入端CLK输入。每个计数器中的CEN输入端为时钟使能端控制时钟输入。当预置门信号为高电平(预置时间开始)时．被测信号的上升沿通过D触发器的输出端，同时启动两个计数器计数；同样，当预置门信号为低电平(预置时间结束)时，被测信号的上升沿通过D触发器的输出端。同时关闭计数器的计数。

实验五数字频率计设计

实验项目名称：数字频率计设计 姓名：雷锋一号学号：123456789 班级：通信121 实验时间：星期四晚上 姓名：雷锋二号学号：123456789 班级：通信121 实验地点： 407 一、实验目的 1. 掌握单片机片内定时器的使用方法。 2. 掌握基于单片机片内定时器的数字频率计设计方法。 二、实验内容 基于单片机片内定时器的数字频率计设计。要求： （1）测频率范围：10Hz ~ 10K Hz。为保证测量精度分为三个频段： 10Hz ~ 100 Hz 100Hz ~ 1K Hz 1 K Hz ~ 10K Hz 当信号频率超过规定的频段上限时，设有超量程指示。三个频段之间用手动切换。 （2）输入波形：低频函数信号发生器输出的矩形波，幅度为3V 。 （3）测量误差：σ≤±1%。 （4）显示和响应时间： 测量结果用三位半导体数码管显示，要求显示数码稳定清晰。三个频段的最大显示数分别为99.9 Hz，999. Hz，9.99 K Hz，为此需要控制小数点位置，并用两个发光二极管分别显示频率单位：Hz 或K Hz，详见表1。 三、实验说明 通过本实验，掌握单片机片内定时器的使用方法，了解数字频率计的测量原理及测量电路设计方法。掌握基于单片机的数字频率计工作原理与设计方法。 必须用模块化方法进行C语言程序设计。

四、实验仪器和设备 PC机、Keil uVision2软件，C8051F020单片机，EC3在线仿真器。 五、实验原理 频率测量的方法常用的有测频法和测周法两种。 （1）测频法 测频法的基本思想是让计数器在闸门信号的控制下计数1秒时间，计数结果是1秒内被测信号的周期数，即被测信号的频率。若被测信号不是矩形脉冲，则应先变换成同频率的矩形脉冲。测频法的原理框图如图6所示。 图中，秒脉冲作为闸门信号，当其为高电平时，计数器计数；低电平时，计数器停止计数。显然，在同样的闸门信号作用下，被测信号的频率越高，测量误差越小。当被测频率一定时，闸门信号高电平的时间越长，测量误差越小。但是闸门信号周期越长，测量的响应时间也越长。 例如，闸门信号高电平时间为1秒，被测信号频率的真值为2Hz，如图2-2-2所示。由 图6 频率测量原理框图 图可知，无论被测信号的频率是多少，测量时可能产生的最大绝对误差均为±1Hz，即 f测-f真=±1Hz 所以，最大相对误差为 σmax=（f测-f真）/ f真=±1/ f真 由上式可知，在闸门信号相同时，测频法的相对误差与被测信号的频率成反比。因此测频法适合于测量频率较高的信号。 f真=2 图7 测频法的误差 （2）测周法 当被测信号频率较低时，为保证测量精度，常采用测周法。即先测出被测信号的周期，再换算成频率。测周法的实质是把被测信号作为闸门信号，在它的高电平的时间内，用一个标准频率的信号源作为计数器的时钟脉冲。若计数结果为N，标准信号频率为f1，则被测信号的周期为 T = T1·N 被测信号的频率为 f = 1/T1·N = f1/N 利用测周法所产生的最大绝对误差，显然也等于±1个标准信号周期。如果被测信号周期的真值为T真= T1·N，则T测= T1·（N±1） σmax=（f测-f真）/ f真= T真/T测– 1=±1/（N±1）