计算机时序分析和设计讨论
目录
一、计算机时序基本概念
二、典型时序分析和设计
1、零等待设计要点
1.1理想化的设计方法
1.2地址译码控制存储器片选方法
2、访问慢速存储器的等待周期计算与余量设计
2.1典型时序特征分析
2.2读写访问周期估算方法
2.3读写时序时间要素分析与等待周期的确定
2.3.1逻辑延时计算和读时序估算等待周期方法 2.3.2 写时序的核算
2.3.3 Ready信号的设计方法
2.4信号抖动、时间余量与稳定性的综合设计
2.4.1两种时钟抖动源
2.4.2 确定性抖动的模式
2.4.3PCB串扰对抖动的影响
2.4.4 串扰引起Flash 存储器写操作错误问题 2.5弹跳对读写数据稳定性和操作时序的影响
2.5.1 降低弹跳的基本原则
2.5.2弹跳电压的计算与滤波电容的选择
三、关于A/D转换器的接口时序问题的讨论
1、主机与A/D转换器的接口时延分析
1.1 时延元素与总时延
1.2 等待周期的确定与时序验证
2、AD1674读与转换（）的竞争问题
3、译码逻辑竞争与触发器时序电路
四、多时钟同步设计问题的讨论
1、触发器的亚稳态
2、同步问题
2.1基本的同步设计方法
2.1.1电平同步器
2.1.2边沿检测同步器
2.1.3脉冲同步器
2.2总线同步方法
2.3 FIFO 速度匹配或数据宽度匹配
2.4 同步小结
3、时钟同步问题设计案例
一、计算机时序基本概念
计算机时序与计算机总线密切相关，计算机的总线分为模块内的局部总线（Local Bus）、模块间的系统总线（Backplane Bus）和外围I/O 接口总线三类。计算机时序主要指对应此三类的总线操作周期时序，因为局部总线和系统总线的时序模型和属性基本类似，并且是计算机系统的核心操作，为此本文重点讨论基于此类模型的时序分析和设计方法。
表示时序的要素是信号，不论局部总线或系统总线按功能分均有三种类型信号：实现数据传送的信号对象（地址、数据和命令）、进行传输控制的握手信号和多“Master”仲裁信号。就当前空间计算机所用的主要是数据读/写传送和传输控制的握手前两类信号。
1、计算机时序的定时预算内涵
计算机模板内局部总线或系统总线的板间的典型操作有存储器访问（EPROM、Flash、SRAM、双口RAM与FIFO等）、I/O操作（串行通信、数字量和A/D转换等）和中断三大类。为了保证正确的操作，必须在给定的操作周期内，将各信号按规定的顺序并负责给每个时延源分配时间，定量确定各个时间要素，同步协调地完成操作。 如果各信号的信号时间要素超出了规定的范围，系统就会发生错误和故障。所以定时预算和验证是计算机系统设计的关键内容之一。
2、计算机时序的基本要素
计算机总线操作时序的基本信号是地址、数据、R/W命令和Ready，读操作建立的顺序是地址-R命令-数据，撤销的顺序是R命令-数据-
地址；写操作是地址-数据-W命令，撤销的顺序是W命令-数据-地址。
其要点是建立时地址先置入，而撤销时命令首先结束，需注意的是高
速处理器和DSP的地址和读命令同时建立和同时撤销。每个信号均有
一相应的时间窗口，时间窗口由信号建立时间、宽度和撤销时间构成，
它必须定位在相对于时间参考点允许的时间域内（即最早起始和最晚
结束）。这些似乎很简单，但实际设计往往违反了基本规范，导致错
误发生。
3、高速处理计算机时序设计的难点
以高速CPU或DSP为处理器的计算机时序一方面由于处理器本身的时钟频率的提高使其操作周期愈来愈短，如我所用的DSP系列： TMS320C30/32-40的 50ns指令周期
TMS320VC33-120的17ns指令周期
SMJ320C6201B的5-, 6.7-ns 指令周期
各信号的时间余量从10-20ns量级降到2-3ns，时序设计所能控制
的时间余量非常微小，外加逻辑设计必须严格控制时延。除了高速的
操作周期带来的时间余量减小外，很重要的是确定时间预算的因素不
只是逻辑时延，还必须考虑噪声（串扰、地线和电源的弹跳以及其他
的随机噪声）引起的时钟、地址、数据和命令信号的时间抖动对定时
余量的影响，而且时间抖动对高速时序的威胁更严重，该问题已经到
必须解决的时候了，也就是说时序必须与PCB的信号完整性结合进行
综合设计。
二、典型时序分析和设计
1、零等待操作周期设计
为了最大可能发挥处理器的性能，满足实时性要求，以处理器原有的时序和周期访问与处理器速度相匹配的快速存储器或I/O 设备。
1.1直接控制的设计方法
1.1.1信号接口
将处理器的地址、数据、读命令以及相关的信号直接控制存储器，
例 TMS320C25的、、分别接至SRAM的、、，
数据线和地址线也直接接口。
1.1.2存储器的选择
在处理器直接控制的情况下，如何选择存储器是要解决的中心问题，选择的依据是处理器（TMS320C25）存储器零等待时序分析：从图1可知：由CLKOUT1的下降沿启动指令周期，而由CLOCKOUT2作为各信号的时间参考基准。读操作周期的时间要素由地址稳定到有效的时间、地址稳定到数据稳定建立时间、从（读命
令）有效到数据稳定建立时间、的有效宽度和数据保持时间构成。首先确定时间要素参数值：
● 存储器读指令周期 为1个Tc周期 T RC=100ns
● 从地址稳定到有效的最小时间 13ns;
● 从地址稳定到数据建立允许的最大时间为t ACE(DSP) =40ns;
● 从（读命令）有效到数据建立的最大时间为t
DOE(DSP)
CY7C199
=28ns。
13ns
50ns 17ns
40ns
28ns 0
从与地址、数据的时间间隔之和为13+28=41ns, 和t ACE(DSP) =40ns 是一致的，所以应选访问周期小于40ns 的SRAM CY7C199-35,如下图所示它的t ACE(cy7c199-35) =35ns，t DOE(cy7c199-35) =16ns 正好满足时序要求。
35ns(45ns)
35ns（45ns）
16ns（16ns）
图2 CY7C199-35 读时序
1.2地址译码控制存储器片选方法
在设计中通常由于处理器输出的驱动能力问题，完全直接驱动往往不能实现，需要外加缓冲器，而且由于为了支持与SRAM、EPROM 和FLASH等不同的存储器访问，必须外加译码电路产生不同的片选信号。由于外加逻辑的时延，改变了处理器对存储器读写操作原有时序关系。准确地说是给SRAM的读写时序关系被改变了。设计师必须考虑外加逻辑产生的时延影响。
如X型号的TMS320C25-40对SRAM零等待访问的设计中（见图4），SRAM选用CY7C199,用与地址线A14、A15经54HC138译码输出/Y0作为EPROM的片选，而将译码输出/Y1,/Y2作为SRAM的2组32KX16的片选信号。54HC138译码器从地址输入到片选输出的延时约为30ns.而/OE和/WE由经一级54HC00缓冲，再经一级54HC00由控制的输出，由2级54HC00产生的延时估为15ns。现估算时间要素的数值，从表1所示的参数变化可知：
●/CE落后于/OE约 2ns ；
● 给存储器实际允许的访问时间缩短，而且允许的从地址到数据
有效时间小于从命令到数据有效的时间。
图3 零等待SRAM 接口逻辑示意图
时间要素(ns)
C25-40 到SRAM 存储器读指令周期
100 100 从地址稳定到命令(/OE ) 有效的最小时间
13 13+15-30=-2
/CE 落后于/OE
从地址稳定到数据有效的最大时间
40 40-30=10 （/CE 到数据有效） 从命令（/OE ）有效到数据有效允许的最大时间 28 28-15=13 表1 时间要素参数比较
因为DSP 的读命令的时间和指令操作周期是按原有时序不变的，而/CE 和/OE 被延时了，实际存储器的读出时间被延时了15ns，结果在一个指令操作周期内给存储器读的时间窗口缩短，即启动迟了，而结束时间不变，此情况下原为直接用DSP 信号选择的访问周期
小于40ns的SRAM CY7C199-35是否能满足要求？因为其t DOE为16ns,在命令的后沿时区，数据还未完全稳定。为了满足零等待的快速访问，就必须选择更高速的SRAM。问题是如何选择，从 SRAM的内部逻辑看，/CE和/OE通过一与门控制访问操作，此设计方案供SRAM 的地址线是由DSP直接驱动的，A14-A0到数据有效的允许时间还是原有的40ns。而/CE落后于/OE 2ns，使得实际的/OE到数据的访问时间t DOE为11ns（13-2），所以只要按t DOE时间选择就可。只要选择SRAM的T DOE≤10ns 就可，即选CY7C199-25，其t AA=25ns,t DOE=10ns。 也就是损失了与时延同数量的时序余量，用提高SRAM的速度补偿由时延损失的余量。
delay 15ns
DSP Reading
如果地址线A15-A0经缓冲电路54HC244赋予SRAM，又在缓冲地址上采用片选译码，则使/CE远迟后于/OE，/CE和A15-A0横跨到下一指令周期的操作阶段，会使SRAM的/OE的后沿处于数据不稳定时区，而本周期的的后沿处于数据三态区（还未读出）。地址与数据有可能影响到下一指令周期。（见图5）
延时的
地址（加HC244）
零等待设计小结：
● 与SRAM的各接口设计尽可能直接使用处理器信号，地址和数据不
使用缓冲，最大可能将外加缓冲与译码电路时延降到最小。
●分析外加逻辑对时序的影响，画出处理器与存储器实际读写时
序图，计算主要时间要素，确定处理器读写时序所允许的最慢访 问周期，以此选择满足要求的存储器芯片，从最坏情况分析所选 存储器芯片的访问周期时序与DSP读写时序适应性并计算时序 余度。
● 在地址线的源端串入20-30?电阻，以防止高速存储器阵列N
片的地址线端-端相串，形成传输线的反射效应，使地址信号
产生振荡，轻则降低时序余量，重则操作失效。
2、访问慢速存储器的等待周期计算与余量设计
设计中常遇到高速处理器/DSP访问慢速存储器和I/O，或者处理器对板外的存储器和I/O的访问，地址、数据、R/W命令和相应的控制信号经过缓冲和控制，各类信号都被时延了，由此需要加等待周期。
而且常常因为各信号的时延不一致，改变了处理器原有时序的相对关系，造成读/写不正确，所以设计时，不仅要选择合理的等待周期，而且在逻辑设计上要使各信号的时延一致，保持原有的相对时间关系。
因为TI的320C3X的存储器读写时序具有大多DSP和通用CPU时序的典型代表性，以320C30对双口RAM IDT7134的读写时序作为分析实例：
2.1典型时序特征分析
6 6
50
11
9
14
736 0
8
6 6
50
9 9
11
15
17 0
8
320C30时序的主要特征列表如下：
信号与周期
(M)STRB 的存储器读 (M)STRB 的存储器写 访问周期 1个H1时钟周期
2.5个H1时钟周期 从高到低（有效） H1时钟第1周期下降到低后6ns
H1时钟第2周期的下降沿后6ns 地址 H1时钟第1周期的下降
到低后11ns
H1时钟第1周期的下降到低后11ns 为低的宽度 H1时钟周期 50ns
H1时钟周期 50ns 数据 在从低到高前 (t dataset+t strbl-h)=20ns 稳定 在有效11ns 后写
入数据稳定，
撤销后于
撤销25-6ns 上次写操作最后H1周期上
升到高9ns 后，使到高 H1时钟第1周期上升到高9ns 后使到低（后于
半个H1周期）
有效起始 H1第1周期的上升沿前8ns 有效，由此上升沿采样 H1第2周期的下降沿前8ns
有效，由此下降沿采样
连续读或连续写 连续读
保持低。连续写撤销后再重入，地址改变时间为15ns
表2 320C30时序主要特征
从时序与表格可知（M)STRB 的读操作时序快于写操作1个H1时钟周期。
2.2读写访问周期初步估算方法
从整个读写操作周期分析，设计应满足所选用的存储器的读写访问时间小于（DSP 处理器的N 等待周期 - 最大逻辑时延）： 存储器写访问时间max ≤ (2.5+N)T HCmin – t /CE delay； （公式 1） 存储器读访问时间max ≤（1+N）T HCmin – t /CE delay （公式2） 其中N 为等待周期数，可取0，1，2；t /CEdelay 是存储器片选信号的最大延时（因为存储器片选的译码电路延时最大），T HCmin 是H1(H2)时钟最小周期（320C30-40为50ns）。
可用该访问时间公式从已确定的存储器电路，计算所需的等待周期，或者从确定的等待周期来选择存储器芯片。
2.3读写时序时间要素分析与等待周期的确定方法
相对于时钟（H1）计算经缓冲控制的地址、数据、/CE、/OE等的逻辑产生的附加时延，画出相对于DSP延时了的时序关系图，分析其各信号间的顺序和时间间隔是否满足设计要求，因延时不一致导致顺序不正确或者时间间隔不合理需要修正设计，直到满足要求。最后确定等待周期数。
图8是接口至IDT7134-55双口RAM的信号时序关系，双口RAM 的时间参数是：
t AA=t ARC=t ACE=55ns
t AOE=30ns
DSP
2.3.1 逻辑延时计算和从读时序估算等待周期
因为320C30的和均由H1时钟第1周期的下降沿建立，两者同时开始有效的，由于：
地址由经缓冲54HC244产生时延为 t244dlay=20ns
/CE由经缓冲后的地址通过PAL译码产生时延为 t paldelay=15ns, /OE 由经由2级54HC00产生时延为 t00x2delay = 14ns
所以在零等待DSP周期，由于逻辑延时将原有的50ns访问周期减
少到：t DSPDCE=50-(20+15)=15ns，t DSPDOE=50-14=36ns，不能满足IDT7134-55要求的访问周期为55ns, 显然需要加等待周期，从t DSPDCE（15）计算需要补40ns(55-15），或者将/CE的最大延时时间t244dlay + t paldelay=35代入公式2： 55 =（1+N）50-35 N=0.8 ,当0 < N ≤1时，取N为1。需要加1等待周期。因为/CE落后于/OE,在存储器电路中，/CE和/OE是相与的关系，所以应该评估/CE到读出有效数据的访问时间，具有0.2T HCmin(10ns)的余度。
小结：对于读操作的最关键的是在处理器的上升沿前后时域
t rdin 对应的从存储器读入数据的稳定性（对应DSP读命令撤销前的时域区数据必须正确稳定）。
2.3.2写时序的核算
、、的写时序周期开始时间依次具有1/2的T
HCmin时间间隔，的稳定建立与的下降沿同时，的结束先与的上升沿（结束）1/2的T HCmin。现计算写时序信号的时间参数：
t’c EP = 3.5T HCmin-( t244dlay+ t paldelay)=175-35=140ns（*在本周期内的有效时间）t CE-wE = (T HCmin-t14+t11)-[( t244dlay+ t paldelay)-t00x2 ] （/CE使能到/WE开始）=(50-11+6)-{(20+15)-14}=24
t wep = 2T HCmin = 100(IDT7134:50) (因为t00x2 < 1/2 T HCmin，/WE只是迟后了t00x2时间，其上升沿（撤销时间）还在本操作周期最后的半周内，离下一操作还有（25-14=11）ns的时间裕量。
t EW = t CE-wE +t wep = 24+100=124 (50) (/CE使能到/WE结束)
t DW = t wep-[(t245delay+ t20)-(t00x2+t11)=100-[(20+17)-(15+6)]=84 (25)（数
据有效到/WE 结束)，对IDT7134-55的写操作时序裕度大。
小结：对大多数存储器写操作的最关键的是在送至存储器的/WE 的上升沿时域t wr （后延）对应的写入数据的稳定性，但对于用前沿置入数据的部分Flash 存储器取决于/WE 的下降沿时域（前沿）对应的写入数据的稳定性。
2.3.3 Ready 信号的设计方法
TI 的DSP 的信号必须在由时钟H1的下降沿将置为有效后的时钟H1上升沿前的t su(RDY-H1H)有效，保证
的稳定建立时间，由H1上升沿采样信号，如为高，命令继续，
为低有效则
t14 t
在相邻的下降沿置
为高，撤销命令；
2.3.3.1 Ready 信号逻辑电路时延分析
（1）非零等待的Ready 信号
54HC112的翻转是在时钟的下降沿起作用的，该Ready 逻辑没有遵循信号必须在H1上升沿前的t su(RDY-H1H)有效，而是用H3的下
降沿（即H1的上升沿）打入有效状态，DSP 也在此时（H1的
上升沿）采样Ready 信号，显然采到的是54HC112的翻转前的
1的高电平状态，DSP 只能等到下一H1的上升沿才能采到
1的低电平，所以1、2、3信号分别为1、2、3等待周期的Ready 信号。
（2）零等待的Ready 信号
可以设想将上述逻辑中的时钟信号改用H1的下降沿经2级反相门延时（使54HC112的打入时钟处于H1的下降沿后
成为低有效后与H1的上升沿之间），以便时钟能可靠地置入
的有效状
3(
2( 1(
态，供H1上升沿采集零等待的0信号，在此时域内包含5个时延元素：
t H1l-STRBl （从H1的下降沿到使为低的时间6ns）
t strbgate(经1级门到触发器J端的延时时间7ns)
t112J s(触发器J或K到Clock的最小建立时间14ns)
t PHL或t PLH（ Clock到Q或/Q的传播时间 16ns）
t su(RDY-H1H)（从有效到H1的上升沿（即采样时刻）8ns）
其中t H1l-STRBl和t su(RDY-H1H)由DSP 320C30决定的，所以无法改变，而其余3个外加的与触发器相关的时延因素，可以调整的。按照的
时序规定，必须满足：
1/2 T HCmin > （t H1l-STRBl + t strbgate + t112J s +t PHL+ t su(RDY-H1H)）
按以上最坏参数计算：
t H1l-STRBl + t strbgate + t112J s +t PHL+ t su(RDY-H1H) =6+7+14+16+8=51
由此可知对于320C25实现是可行的，因为其H时钟周期为100ns,赋予的时域为1/2 T HCmin =50ns,而320C30的H1(H3)的时钟周期为50ns，赋予Ready的时域只有1/2T HCmin =25ns，因为DSP的t H1l-STRBl 和t su(RDY-H1H)已占用了14ns(6+8)，只剩下25-14=11ns却要供与触发器相关的3个时延因素（t strbgate + t112J s +t PHL），即使采用高速触发器和反相器也比较勉强。
小结：对于高速处理器的时序逻辑必须严格地计算各方面（处理器和外加逻辑）的时延因素，尤其是对触发器类的输入数据相对于时钟的建立时间和时钟到输出翻转的传播时间非常重要，而数据保留
7.2 时序逻辑电路的分析方法 时序逻辑电路的分析：根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，而后得出它的功能。 7．2．1同步时序逻辑电路的分析方法 同步时序逻辑电路的主要特点：在同步时序逻辑电路中，由于所有触发器都由同一个时钟脉冲信号CP来触发，它只控制触发器的翻转时刻，而对触发器翻转到何种状态并无影响，所以，在分析同步时序逻辑电路时，可以不考虑时钟条件。 1、基本分析步骤 1）写方程式： 输出方程：时序逻辑电路的输出逻辑表达式，它通常为现态和输入信号的函数。 驱动方程：各触发器输入端的逻辑表达式。 状态方程：将驱动方程代入相应触发器的特性方程中，便得到该触发器的状态方程。 2）列状态转换真值表： 将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。如现态的起始值已给定时，则从给定值开始计算。如没有给定时，则可设定一个现态起始值依次进行计算。 3）逻辑功能的说明： 根据状态转换真值表来说明电路的逻辑功能。 4）画状态转换图和时序图： 状态转换图：是指电路由现态转换到次态的示意图。 时序图：是在时钟脉冲CP作用下，各触发器状态变化的波形图。 5）检验电路能否自启动 关于电路的自启动问题和检验方法，在下例中得到说明。
2、分析举例 例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。 解：由上图所示电路可看出，时钟脉冲CP加在每个触发器的时钟脉冲输入端上。因此，它是一个同步时序逻辑电路，时钟方程可以不写。 ①写方程式： 输出方程： 驱动方程： 状态方程： ②列状态转换真值表： 状态转换真值表的作法是： 从第一个现态“000”开始，代入状态方程，得次态为“001”，代入输出方程，得输出为“0”。 把得出的次态“001”作为下一轮计算的“现态”，继续计算下一轮的次态值和输出值。
数字电路时序分析 1数字电路时序分析 前面介绍了对器件之间的互连系统进行建模所需要的知识，包括对信号完整性的详细分析并估算了由于非理想因素引起的时序变化。但是要正确设计一个数字系统还需要使系统中器件之间可以互相通信，涉及到的内容主要是设计正确的时序，保证器件的时钟/锁存信号与数据信号之间保证正确的时序关系，满足接收端要求的最小建立和保持时间，使得数据可以被正确的锁存。 在本章中将会介绍共用时钟总线（common-clock）和源同步总线（source synchronous）的基本的时序方程。设计者可以利用时序方程来跟踪分析影响系统性能的有时序要求的器件，设置设计目标，计算最大的总线频率和时序裕量。 1.1. 共用时钟定时（common-clock timing） 在共用时钟总线中，总线上的驱动端和接收端共享同一个时钟。图8.1为一个共用时钟总线的例子，是处理器与外围芯片之间的总线接口，由处理器向外围芯片发送数据。图中还示出了位于每一个输入输出单元（I/O cell）的内部锁存器。完成一次数据传输需要两个时钟脉冲，一个用于将数据锁存到驱动端触发器，另一个用于将数据锁存到接收端触发器。整个数据传输过程分为以下几个步骤： 图8.1 共用时钟总线示意图 a．处理器内核产生驱动端触发器的有效输入D p。
b．系统时钟（clk in）的边沿1由时钟缓冲器输出并沿着传输线传播到处理器用于将驱动端触发器的输入（D p）锁存到输出（Q p）。 c．信号Q p沿着传输线传播到接收端触发器的输入（D c），并由第二个时钟边沿锁存。这样有效数据就在外围信号的内核产生了。 基于前面对数据传输过程的分析，可以得到一些基本的结论。首先，电路和传输线的延时必须小于时钟周期，这是因为信号每次从一个器件传播到另一个器件需要两个时钟周期：第一个周期——驱动端触发器将数据锁存到输出（Qp），第二个周期——接收端触发器将输入数据锁存到芯片内核。由电路和PCB走线引起的总延时必须小于一个时钟周期，这一结论限制了共用时钟总线的最高理论工作频率，因此设计一个共用时钟总线时必须考虑每部分的延时，满足接收端的建立和保持时间（建立和保持时间是为了保证能够正确地锁存数据，数据应该在时钟边沿来到之前和之后必须保持稳定的最小时间，这两个条件必须满足）。 1.1.1.共用时钟总线的时序方程 图8.2的时序图用于推导共用时钟总线的时序方程，每个箭头都表示系统中的一个延时，并在图8.1中已表示出来。实线表示的定时回路（timing loop）可用于推导建立时间时序裕量的计算公式，虚线表示的定时回路可用于推导保持时间时序裕量的计算公式。下面会介绍如何使用定时回路来得到时序方程。 图8.2 共用时钟总线的时序图 时延分为三个部分：T co、飞行时间（flight time）和时钟抖动。T co为时钟有效到数据输出有效的时间；飞行时间（T flt）是指PCB上传输线的延时；时钟抖动
同步时序电路的设计步骤 同步时序电路的设计步骤 同步时序电路的分析是根据给定的时序逻辑电路，求出能反映该电路功能的状态图。状态图清楚地表明了电路在不同的输入、输出原状态时，在时钟作用下次态状态的变化情况。同步时序电路的设计的设计是分析的反过程，其是根据给定的状态图或通过对设计要求的分析得到的状态图，设计出同步时序电路的过程。 这里主要讨论给定状态图的情况下的同步时序电路的设计，对于具体的要求得到状态图的过程一般是一个较复杂的问题，这是暂不讲。根据已知状态图设计同步时序电路的过程一般分为以下几步： 1.确定触发器的个数。首先根据状态的个数来确定所需要触发器的个数，如给定的状态个数为n，由应满足 n≤2K,K为实现这来状态所需要的触发器的个数。（实际使用时可能给定的状态中存在冗余项，这时一般还须对状态进行化简。） 2.列出状态转移真值表。根据状态列出状态转移真值表，也称状态表、状态转移表。 3.触发器选型。选择合适的触发器，通常可选的触发器有：JK-FF,D-FF,T-FF,一般使用较广的为JK-FF。根据状态图和给出的触发器的型号写出其输入方程，通常在写输入方程时须对其进行化简，以使电路更简单。 4.求出输出方程。根据状态表，求出输出逻辑函数Z的输出方程，还过有些电路没有独立的输出，这一步就省了。 5.画出逻辑图。根据输入方程、输出方程画出逻辑电路图。 6.讨论设计的电路能否自启动。在设计的电路中可能出现一些无关的状态，这些状态能否经过若干个时钟脉冲后进行有效的状态。 同步时序电路设计举例 例按下图状态图设计同步时序电路。 1.根据状态数确定触发器的数目：由状态图可以看出，其每个状态由两个状态，故可用两个触发器。其变量可 用Q 1,Q 表示； 2.根据状态图列出状态表：状态表的自变量为输入变量x和触发器当前状态Q 1 n,Q n，而应变量为触发器的次态 Q 1n+1Q n+1、及输出z，列表时将自变量的所有组合全部列出来，其中当Q 1 n Q n=01的状态为不出现，其输出可看作任意 项处理。
时序逻辑电路的组成及分析方法案例说明 一、时序逻辑电路的组成 时序逻辑电路由组合逻辑电路和存储电路两部分组成，结构框图如图5-1所示。图中外部输入信号用X （x 1，x 2，… ，x n ）表示；电路的输出信号用Y （y 1，y 2，… ，y m ）表示；存储电路的输入信号用Z （z 1，z 2，… ，z k ）表示；存储电路的输出信号和组合逻辑电路的内部输入信号用Q （q 1，q 2，… ，q j ）表示。 x x y 1 y m 图8.38 时序逻辑电路的结构框图 可见，为了实现时序逻辑电路的逻辑功能，电路中必须包含存储电路，而且存储电路的输出还必须反馈到输入端，与外部输入信号一起决定电路的输出状态。存储电路通常由触发器组成。 2、时序逻辑电路逻辑功能的描述方法 用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。 （1）逻辑表达式 图8.3中的几种信号之间的逻辑关系可用下列逻辑表达式来描述： Y =F (X ，Q n ) Z =G (X ，Q n ) Q n +1=H (Z ，Q n ) 它们依次为输出方程、状态方程和存储电路的驱动方程。由逻辑表达式可见电路的输出Y 不仅与当时的输入X 有关，而且与存储电路的状态Q n 有关。 （2）状态转换真值表 状态转换真值表反映了时序逻辑电路的输出Y 、次态Q n +1与其输入X 、现态Q n 的对应关系，又称状态转换表。状态转换表可由逻辑表达式获得。 （3）状态转换图
状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。 （4）波形图 波形图又称为时序图，是电路在时钟脉冲序列CP的作用下，电路的状态、输出随时间变化的波形。应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。 二、时序逻辑电路的分析方法 1.时序逻辑电路的分类 时序逻辑电路按存储电路中的触发器是否同时动作分为同步时序逻辑电路和异步时序逻辑电路两种。在同步时序逻辑电路中，所有的触发器都由同一个时钟脉冲CP控制，状态变化同时进行。而在异步时序逻辑电路中，各触发器没有统一的时钟脉冲信号，状态变化不是同时发生的，而是有先有后。 2.时序逻辑电路的分析步骤 分析时序逻辑电路就是找出给定时序逻辑电路的逻辑功能和工作特点。分析同步时序逻辑电路时可不考虑时钟，分析步骤如下： （1）根据给定电路写出其时钟方程、驱动方程、输出方程； （2）将各驱动方程代入相应触发器的特性方程，得出与电路相一致的状态方程。 （3）进行状态计算。把电路的输入和现态各种可能取值组合代入状态方程和输出方程进行计算，得到相应的次态和输出。 （4）列状态转换表。画状态图或时序图。 （5）用文字描述电路的逻辑功能。 3.案例分析 分析图8.39所示时序逻辑电路的逻辑功能。 图8.39 逻辑电路 解:该时序电路的存储电路由一个主从JK触发器和一个T触发器构成，受统一的时钟CP控制，为同步时序逻辑电路。T触发器T端悬空相当于置1。 （1）列逻辑表达式。 输出方程及触发器的驱动方程分别为
时序电路的基本分析与设计方法
时序逻辑电路 时序逻辑电路——电路任何一个时刻的输出状态不但取决于当时的输入信号,还与电路的原状态有关。时序电路中必须含有具有记忆能力的存储器件。 时序电路的逻辑功能可用逻辑表示式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示,这些表示方法在本质上是相同的,能够互相转换。 一、时序电路的基本分析和设计方法 (一)分析步骤 1．根据给定的时序电路图写出下列各逻辑方程式: (1)各触发器的时钟方程。(2)时序电路的输出方程。(3)各触发器的驱动方程。 2．将驱动方程代入相应触发器的特性方程,求得各触发器的次态方程,也就是时序逻辑电路的状态方程。 3．根据状态方程和输出方程,列出该时序电路的状态表,画出状态图或时序图。 4．根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。【例1】分析时序电路
(1)时钟方程:CP CP CP CP ===012 输出方程:n n Q Q Y 21= 驱动方程:?? ? ??======n n n n n n Q K Q J Q K Q J Q K Q J 202001011212 (2)求状态方程 JK 触发器的特性方程:n n n Q K Q J Q +=+1 将各触发器的驱动方程代入,即得电路的状态方程: ?? ???=+=+==+=+==+=+=+++n n n n n n n n n n n n n n n n n n n n n n n n Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q 202020000100101011111112121222212 (3)计算、列状态表 n n n n n n n n Q Q Y Q Q Q Q Q Q 2 12 100 1 1112=?????===+++ (4)画状态图及时序图
实验九Moore型同步时序逻辑电路的分析与设计 22920132203686 薛清文周2下午实验 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.D，JK触发器的特性机器检测方法。 2.掌握时序逻辑电路的测试方法。 3.了解时序电路自启动设计方法。 4.了解同步时序电路状态编码对电路优化作用。 二．实验原理： 二、 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1 实验二 时序逻辑电路的设计 一、实验目的： 1、 掌握时序逻辑电路的分析方法。 2、 掌握VHDL 设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 2、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。同步时序电路的设计过程： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号； ②找出所有可能的状态和状态转换之间的关系； ③根据原始状态图建立原始状态表； （2）状态化简---求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 （3）状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，n n M 221-≤∠（M 为状态数；n 为触发器的个数）。 （4）选择触发器的类型。 （5）求出电路的激励方程和输出方程。 （6）画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 ①时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 ②时序逻辑电路一般容易消除“毛刺”。 ③用VHDL 描述时序逻辑电路时，一般只需将时钟信号和异步控制（如异步复位）信号作为敏感信号。 第十六单元时序逻辑电路 （8学时——第49～56学时） 主要容：时序逻辑电路的分析与设计 教学重点：时序逻辑电路的分析与设计方法 教学难点：时序逻辑电路的设计 教学方法：启发式教学、探究式教学 教学手段：实验、理论、实际应用相结合 第一部分知识点 一、时序电路概述 时序电路的状态及输出是与时间顺序有关的，由组合电路和存储电路（多为触发器）组成，1、特点 任意时刻的输出，不仅与该时刻的输入有关、还与电路原来的状态有关。 2、分类 按逻辑功能分为计数器、寄存器等，按触发器工作分为同步电路和异步电路，按电路输出信号特性分为Mealy型（输出与输入及电路现态有关）和Moore型（输出仅与电路现态有关）电路。 二、时序电路的分析 1、分析步骤 （1）写出电路的时钟方程（各触发器的CP表达式）、输出方程（各输出端表达式）及驱动方程（各触发器的触发信号表达式）。 （2）求出电路的状态方程（各触发器的状态表达式） （3）计算得出电路工作状态表 （4）画状态图及时序图 （5）分析电路功能 2、分析举例 分析时序电路 （1）时钟方程CP0=CP1=CP2=CP 输出方程n n n Q Q Q Y 1 2 = 驱动方程n Q J 2 =、n Q K 2 =，n Q J 1 =、n Q K 1 =，n Q J 1 2 =、n Q K 1 2 =（2）状态方程 将J、K代入JK触发器特征方程n n n Q K Q J Q+ = +1得各触发器状态方程： n n Q Q 2 1 = +、n n Q Q 1 1 = +、n n Q Q 1 1 2 = + （3）计算得到状态表 现态次态输出 n Q 2 n Q 1 n Q 1 2 | n Q+1 1 + n Q1 + n Q Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 0 0 1 0 1 0 0 1 1 0 1 1 1 1 1 1 1 （4）画状态图及时序图 （5）逻辑功能 这是一个有六个工作状态的同步工作电路，属Moore型电路。 （6）有效态和无效态 实验十Moore型同步时序逻辑电路的分析与设计 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.掌握时序逻辑电路的测试方法。 二．实验原理： 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1 （7）利用卡诺图如图2，求状态方程、驱动方程。 （8）自启动检验：将各无效状态代入状态方程，分析状态转换情况，画出完整的 状态转换图，如图3所示，检查是否能自启动。 时序逻辑电路的分析方法 时序逻辑电路的分析：根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，而后得出它的功能。 同步时序逻辑电路的分析方法 同步时序逻辑电路的主要特点：在同步时序逻辑电路中，由于所有触发器都由同一个时钟脉冲信号CP来触发，它只控制触发器的翻转时刻，而对触发器翻转到何种状态并无影响，所以，在分析同步时序逻辑电路时，可以不考虑时钟条件。 1、基本分析步骤 1）写方程式： 输出方程：时序逻辑电路的输出逻辑表达式，它通常为现态和输入信号的函数。 驱动方程：各触发器输入端的逻辑表达式。 状态方程：将驱动方程代入相应触发器的特性方程中，便得到该触发器的状态方程。 2）列状态转换真值表： 将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。如现态的起始值已给定时，则从给定值开始计算。如没有给定时，则可设定一个现态起始值依次进行计算。 3）逻辑功能的说明： 根据状态转换真值表来说明电路的逻辑功能。 4）画状态转换图和时序图： 状态转换图：是指电路由现态转换到次态的示意图。 时序图：是在时钟脉冲CP作用下，各触发器状态变化的波形图。 5）检验电路能否自启动 关于电路的自启动问题和检验方法，在下例中得到说明。 2、分析举例 例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。 解：由上图所示电路可看出，时钟脉冲CP加在每个触发器的时钟脉冲输入端上。因此，它是一个同步时序逻辑电路，时钟方程可以不写。 ①写方程式： 输出方程： 驱动方程： 状态方程： ②列状态转换真值表： 状态转换真值表的作法是： 从第一个现态“000”开始，代入状态方程，得次态为“001”，代入输出方程，得输出为“0”。 时序逻辑电路分析例题 1、分析下图时序逻辑电路。 解: 1、列出驱动方程:111==K J 1//122Q A AQ K J +== 2、列出状态方程: 将驱动方程代入JK 触发器的特性方程Q K JQ Q //*+=得: /1*1Q Q = 212/1//21//2/1*2Q AQ Q Q A Q Q A Q AQ Q +++= 3、列出输出方程: 21//2/1Q Q A Q AQ Y += 4、列出状态转换表: (1)当A=1时: 根据:/1*1Q Q =;21/2/1*2Q Q Q Q Q +=;/2/1Q Q Y =得: (2)当A=0时: 根据:/1*1Q Q =;2/1/21*2 Q Q Q Q Q +=;21Q Q Y =得 : 5、画状态转换图: 6、说明电路实现的逻辑功能: 此电路就是一个可逆4进制(二位二进制)计数器,CLK 就是计数脉冲输入端,A 就是加减控制端,Y 就是进位与借位输出端。当控制输入端A 为低电平0时,对输入的脉冲进行加法计数,计满4个脉冲,Y 输出端输出一个高电平进位信号。当控制输入端A 为高电平1时,对输入的脉冲进行减法计数,计满4个脉冲,Y 输出端输出一个高电平借位信号。 2、如图所示时序逻辑电路,试写出驱动方程、状态方程,画出状态图,说明该电路的功能。 解:驱动方程 ?? ?=⊕=1010K Q X J n ???=⊕=11 1K Q X J n 状态方程 ()()n n n n n n n n n n n n n n Q XQ Q Q X Q Q X Q Q Q X Q Q X Q Q X Q 0 1 1 1 1 010110 11+=⊕=+=⊕=++ 1J 1K C1 1J 1K C1 1 Q 0 Q CP X Z =1 =1 =1 & FF 1 FF 0 1 1 “电工学（二）数字逻辑电路”课程实验报告 实验/实训项目同步时序逻辑电路分析与设计 实验/实训地点 实验/实训小组 实验/实训时间 专业电器工程及其自动化 班级 姓名 学号 指导老师 过程、步骤、代一、实验原理 1. 集成计数器74LS290功能测试。 74LS290是二一五一十进制异步计数器，逻辑简图为图5.1所示。 74LS290具有下述功能： 直接置0（R 0(1),R 0(2)=1）,直接置（S 0(1),S 0(2)=1） 二进制计数（CP 1输入Q A 输出） 五进制计数（CP 1输入Q A Q B Q C 输出） 十进制计数（两种接法如图5.2A 、B 所示） 按芯片引脚图分别测试上述功能，并填入表5.1、表5.2、表5.3中。 图5.1 74LS290逻辑图 图5.2 十进制计数器 2. 计数器级连 分别用2片74LS290计数器级连成二一五混合进制、十进制计数器。 （1）画出连线电路图。 （2）按图接线，并将输出端接到LED 数码显示器的相应输入端，用单脉冲作为输入脉冲验证设计是否正确。 （3）画出四位十进制计数器连接图并总结多级计数级连规律。 3. 任意进制计数器设计方法 采用脉冲反馈法（称复位法或置位法），可用74LS290组成任意（M ）计数器，图5.3是用74LS290实现模7计数器的两种方案，图（A ）采用复位法，即计到M 异步置0，图（B ）采用置位法，即计数计到M-1异步置0。 表5.1 功能表 R 0(1) R 0(2) S 0(1) S 0(2) 输出 Q D Q G Q B Q A H H L X H H X L X X H H X L X L L X X L X L L X 表5.2 二一五混合时制 计数 输出 Q A Q D Q G Q B 0 1 2 3 4 5 6 7 8 9 时序逻辑电路分析例题 1、 分析下图时序逻辑电路。 解： 1、列出驱动方程：111==K J 1//122Q A AQ K J +== 2、列出状态方程： 将驱动方程代入JK 触发器的特性方程Q K JQ Q //*+=得： /1*1Q Q = 212/1//21//2/1*2Q AQ Q Q A Q Q A Q AQ Q +++= 3、列出输出方程： 21//2/1Q Q A Q AQ Y += 4、列出状态转换表： （1）当A=1时： 根据：/1*1Q Q =；21/2/1*2Q Q Q Q Q +=；/ 2/1Q Q Y =得： （2）当A=0时： 根据：/1*1Q Q =；2/1/21*2 Q Q Q Q Q +=；21Q Q Y =得： 5、画状态转换图： 6、说明电路实现的逻辑功能： 此电路是一个可逆4进制（二位二进制）计数器，CLK 是计数脉冲输入端，A 是加减控制端，Y 是进位和借位输出端。当控制输入端A 为低电平0时，对输入的脉冲进行加法计数，计满4个脉冲，Y 输出端输出一个高电平进位信号。当控制输入端A 为高电平1时，对输入的脉冲进行减法计数，计满4个脉冲，Y 输出端输出一个高电平借位信号。 2、如图所示时序逻辑电路，试写出驱动方程、状态方程，画出状态图，说明该电路的功能。 ()()n n n n n n n n n n n n n n Q XQ Q Q X Q Q X Q Q Q X Q Q X Q Q X Q 0 1 1 1 1 010110 11+=⊕=+=⊕=++ 输出方程 ()01Q Q X Z ⊕= 1、 状态转换表，如表所示。状态转换图，略。 CP X Z 《时序逻辑电路》练习题及答案 []分析图P6-1 时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 图P6-1 [解] 驱动方程：3 1 1 Q K J= =，状态方程：n n n n n n n Q Q Q Q Q Q Q 1 3 1 3 1 3 1 1 ⊕ = + = + ； 1 2 2 Q K J= =，n n n n n n n Q Q Q Q Q Q Q 1 2 2 1 2 1 1 2 ⊕ = + = + ； # 3 3 2 1 3 Q K Q Q J= =，，n n n n Q Q Q Q 1 2 3 1 3 = + ； 输出方程：3 Q Y= 由状态方程可得状态转换表，如表6-1所示；由状态转换表可得状态转换图，如图A6-1所示。电路可以自启动。 表6-1 n n n Q Q Q 1 2 3 Y Q Q Q n n n1 1 1 2 1 3 + + +n n n Q Q Q 1 2 3 , Y Q Q Q n n n1 1 1 2 1 3 + + + 000 001 010 011 0010 0100 0110 — 1000 100 101 110 111 0001 0111 0101 ； 0011 图A6-1 电路的逻辑功能：是一个五进制计数器，计数顺序是从0到4循环。 []试分析图P6-2时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A为输入逻辑变量。 # 图P6-2 [解] 驱动方程：2 1 Q A D=， 2 1 2 Q Q A D= 状态方程： n n Q A Q 2 1 1 = + ， ) ( 1 2 2 1 1 2 n n n n n Q Q A Q Q A Q+ = = + 输出方程：2 1 Q Q A Y=表6-2 @ 由状态方程可得状态转换表，如表6-2所示；由状态转换表 可得状态转换图，如图A6-2所示。 电路的逻辑功能是：判断A是否连续输入四个和四个以上 “1”信号，是则Y=1，否则Y=0。 图A6-2 []试分析图P6-3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。 、 图P6-3 [解] 3 2 1 Q Q J=，1 1 = K； 1 2 Q J=， 3 1 2 Q Q K=； 2 3 2 1 3 Q K Q Q J= =， = +1 1 n Q 3 2 Q Q· 1 Q； 2 1 1 2 Q Q Q n= + +2 3 1 Q Q Q； 3 2 3 2 1 1 3 Q Q Q Q Q Q n+ = + Y = 3 2 Q Q 电路的状态转换图如图A6-3所示，电路能够自启动。 ' 图A6-3 n n Q AQ 1 2 Y Q Q n n1 1 1 2 + + 000 < 001 010 011 100 111 110 101 010 $ 100 110 001 111 100 010 000 1.智能机器人能够识别并绕开障碍物，在充斥着障碍物的环境里自由行走。它的前端有一个接触传感器，当遇到障碍物时传感信号X=1，否则传感信号X=0。 它有两个控制信号Z1和Z0控制脚轮行走，Z1=1时控制机器人左转，Z0=1时控制机器人右转，Z1Z0=00时控制机器人直行。机器人遇到障碍物时的转向规则是：若上一次是左转，则这一次右转，直到未探测到障碍物时直行；若上一次是右转， 则这一次左转，直到未探测到障碍物时直行。试用D 触发器设计一个机器人控制器， 控制机器人的行走方式。 2.用JK 要求电路能够自启动。 3.设计一个序列检测器,(或三个以上)1时,序列检测器输出为1,否则输出0. 4.用D 触发器设计一个三位串行奇偶校验电路，当电路串行接收了三位二进制数，如果1的个数是偶数，在收到第三位数时，电路输出为1；其余情况下均为0。每三位二进制数为一组，在收到第三位数码后，电路返回初始状态，准备接收下一组数 5.用JK 触发器和门电路设计一个四位二进制数串行加法器，以实现最低位在前的两个串行二进制整数相加，输出为最低位在前的两数之和，其进位将寄存在串行加法器中，以便在下个cp 脉冲到来时与高一位的被加数及加数相加。 6.用隐含表化简法化简表1所示的原始状态表。并设计电路。 表1 7.对表2所示的最简状态表，提出一种合适的的状态分配方案， 列出其编码状态表，并设计电路。 表2 8.求出下表所示的激励函数和输出函数表达式，并画出电路。分别用D触发器J-K 9. “1111”序列检测器。当连续输入四个或四个以上的1时，电路输出为1；其它情况下电路输出为0。设计电路。 10.某序列检测器有一个输入X和一个输出Z，当收到的输入序列为“101”或“0110”时，在上述序列的最后一位到来时，输出Z=1，其它情况下Z=0，允许输入序列码重叠。试列出其原始状态表，并设计电路。 11．用d触发器设计模8计数器 12．用d触发器设计模10计数器，要求能自启动。 时序逻辑电路的设计 、实验目的 1. 熟悉集成计数器的逻辑功能和各控制端的作用。 2. 掌握计数器的使用方法。 3. 掌握任意进制计数器的设计方法。 4. 了解8421BCD和5421BCD的编码规则。 二、实验器材 集成计数器74LS90、四2输入与非门74LS00、双4输入与非门74LS20、四异或门74LS86、六非门74LS04、显示译码器7447/7448、七段数码管 三、实验任务及要求 1. 设计要求 （1）用1 片74LS90和1 片与非门设计一个5 进制计数器。 （2）用2片74LS90和1片与非门设计一个四十以内（十以上）的任意进制计数器。 2. 实验内容 （1）测试所用芯片74LS90的逻辑功能（置0、置9、8421BCD计数输出功能）。（2）组装所设计的时序逻辑电路，并验证其功能是否正确。 提示：计数器的状态输出端分别接在实验箱上的显示译码器的输入端，用七段数码管显示计数状态值。CP接实验箱上的可调连续脉冲。 四、实验原理 1. 74LS90的逻辑功能 74LS90是二－五－十进制异步计数器。 (1)R9(1)=R9(2)=“ 1”，Q3Q2Q1Q0=1001，置9； (2)R0(1)=R0(2)=“ 1”，R9(1)‖R9(2)=“0”，Q3Q2Q1Q0=0000置, 0； (3)计数脉冲由CP0端输入，输出由Q0 端引出，即得二进制计数器； (4)计数脉冲由CP1 端输入，输出由Q3,Q2,Q1端引出，即得五进制计数器； (5)将Q0和CP1相连，计数脉冲由CP0端输入，输出由Q3,Q2,Q1,Q0端引出，即得8421BCD码十进制计数器； 2. 时序逻辑电路的基本设计方法 Step 1：明确设计电路功能，作出基于功能涉及到的所有编码排序的状态转换图；Step 2 ：判断电路是否有输入或输出变量，并根据状态转换图画出状态转换表；Step 3 ：根据状态转换表，分离出各触发器输出量Q0~Q m(m=1、2、3, )、输出变量Y 的卡诺图并化简，得到各个触发器的状态方程； 时序电路设计中的ABEL-HDL语言 ABLE-HDL语言是一种硬件描述语言，其可以很好地描述数字逻辑的功能，前面已经介绍了组合逻辑电路的设计，从中我们可以看出用语言来描述电路是简单、直观、简练的，但由于时序电路有别于组合逻辑电路，其电路功能更加复杂，这就决定了时序电路的描述比组合逻辑电路具有更多的语句加以说明，下面列出了有关时序电路的点扩展及常用的关键字： 点扩展功能举例 .FB 寄存器反馈信号Q:=Q.FB+1 .D D触发器输入Q1.D=A&B .J,.K JK触发器的J,K输入Q2.J=A;Q2.K=B; .AR 异步清零Q.AR=CR .CLR 同步清零Q.CLR=CR .CLK 时钟输入Q.CLK=CLK 关键字含义举例 IF THEN ELSE 假如…则…否则… IF EN==1 THEN Q:=Q.FB+1 ESLE Q:=0 WHEN THEN ELSE 当…则…否则… when ctr then q:=q.fb+1 esle q:=q.fb-1 CASE 选择性语句case a=1:2;A=2:3;A=3:4 GOTO 转移语句goto 2 EQUATIONS 逻辑表达式逻辑表达式的开始 TRUTH_TABEL 真值表真值表的开始 STATE_DIAGRAM 状态图状态图的开始 TEST_VECTORS 测试向量测试向量的开始 @REPEAT 重复指示字@REPEAT 5;重复进行5次 简单说明： 1.这里的关键字仅是前面组合逻辑电路部分的补充，并不是ABEL-HDL语言的全部； 2.点掮主要用于时序电路，在前面GAL、PAL的内部电路可以看出其内部没有JK触发器的形式，而在时序电路广泛使用到JK触发器，其是通过D触发器的变型得到。 时序电路的语言描述 时序电路与组合逻辑电路一样，其也可以由原理图来表示，这里主要着重讲一下语言描述方面的内部，原理图的设计与组合逻辑电路一样，仅设计时注意在使用GAL电路时，只能设计为同步时序电路，并且仅有一个外部的时钟输入端。 ◆逻辑方程式 时序电路的逻辑方程式与组合逻辑电路相似，但在使用赋值语句是有所区别，即寄存器的输出赋值时其变量后面须加上“：”，如D触发器的特征方程表示为： Q:=D 并且只有寄存器的输出赋值时才使用，而其它变量赋值与组合逻辑一致。下面是一个10进 时序逻辑电路 时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。时序电路中必须含有具有记忆能力的存储器件。 时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。 一、时序电路的基本分析和设计方法 （一）分析步骤 1．根据给定的时序电路图写出下列各逻辑方程式： （1）各触发器的时钟方程。（2）时序电路的输出方程。（3）各触发器的驱动方程。 2．将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。 4．根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。 【例1】分析时序电路 （1）时钟方程：CP CP CP CP ===012 输出方程：n n Q Q Y 21= 驱动方程：?? ???======n n n n n n Q K Q J Q K Q J Q K Q J 202001011212 （2）求状态方程 JK 触发器的特性方程：n n n Q K Q J Q +=+1 将各触发器的驱动方程代入，即得电路的状态方程： ?????=+=+==+=+==+=+=+++n n n n n n n n n n n n n n n n n n n n n n n n Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q 202020000100101011111112121222212 第六章 时序逻辑电路 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 Y 图P6.3 【解】驱动方程: 11323131233 J =K =Q J =K =Q J =Q Q ;K =Q ?? ??? 输出方程:3Y Q = 将驱动方程带入JK 触发器的特性方程后得到 状态方程为: n+11313131n 1 2121221n+1 3321 Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +?=+=?=+=⊕??=?e 电路能自启动。状态转换图如图 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。 图A6.3 Y 图P6.5 【解】 驱动方程: 12 21212() D AQ D AQ Q A Q Q ?=??==+?? 输出方程: 21Y AQ Q = 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+1 12 n+1 212() Q AQ Q A Q Q ?=??=+?? 电路的状态转换图如图 1 图A6.5 【题 】 分析图时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。说明电路实现的功能。A 为输入变量。 A Y 图P6.6 【解】驱动方程: 11221 1 J K J K A Q ==?? ==⊕? 输出方程: 1212Y AQ Q AQ Q =+ 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+111 n+1 2 12 Q Q Q A Q Q ?=??=⊕⊕?? 电路状态转换图如图。A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。 01图A6.6 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 A、与当时的输入信号有关，与电路的原状态无关。 B、与当时的输入信号有关，与电路的原状态有关。 C、与当时的输入信号无关，与电路的 原状态有关。 D、 2、时序逻辑电路中必须含有： A、存储电路 B、编码器 C、加法器 D、 3、同步时序逻辑电路所有触发器的时钟输入端都接同一个时钟脉冲。 A、各触发器不同时具备触发翻转的条 件 B、各触发器同时具备触发翻转的条件 C、各触发器的触发翻转有先有后 D、 4、异步时序逻辑电路各触发器的时钟输入所接不是同一的时钟脉冲。 A、结构简单，速度快 B、结构复杂，速度慢 C、结构简单，速度慢 D、 5、异步时序逻辑电路，各触发器： A、触发翻转有先有后 B、同时触发翻转 C、无法确定 D、 第二题、多项选择题（每题2分，5道题共10分） 1、时序逻辑电路从结构上讲，包含有： A、存储元件 B、触发器或含有反馈延迟电路 C、译码器 2、时序逻辑电路的输出信号： A、与当时的输入信号无关 B、与当时的输入信号有关 C、与电路的原状态有关 D、与电路的原状态无关 3、同步时序逻辑电路： A、所有触发器的时钟输入端都接同一个时钟脉冲 B、各触发器同时具备触发翻转的条件 C、速度快；结构简单 D、速度快；结构复杂 4、时序逻辑电路的逻辑功能可用（）来描述。 A、状态方程 B、状态表 C、状态图 D、时序图 5、时序逻辑电路的分析是指已知逻辑图： A、列写逻辑方程式 B、计算状态表 C、画电路的状态图 D、画电路的时序图 E、判定电路的功能 第三题、判断题（每题1分，5道题共5分） 1、时序逻辑电路中必须含有存储电路。 正确错误 2、时序逻辑电路中的存储电路只能用延迟元件组成，不能用触发器构成。 正确错误 3、同步时序逻辑电路各触发器同时具备触发翻转的条件。 正确错误 4、异步时序逻辑电路结构简单，速度慢。 高速电路设计中时序计算方法与应用实例 来源：互联网 1满足接收端芯片的建立，保持时间的必要性 在高速数字电路设计中，由于趋肤效应、临近干扰、电流高速变化等因素，设计者不能单纯地从数字电路的角度来审查自己的产品，而要把信号看作不稳定的模拟信号。采用频谱分析仪对信号分析，可以发现，信号的高频谱线主要来自于信号的变化沿而不是信号频率。例如一个1MHz的信号，虽然时钟周期为1微秒，但是如果其变化沿上升或下降时间为纳秒级，则在频谱仪上可以观察到频率高达数百兆赫兹的谱线。因此，电路设计者应该更加关注信号的边沿，因为边沿往往也就是信号频谱最高、最容易受到干扰的地方。 在同步设计中，数据的读取需要基于时钟采样，根据以上分析，为了得到稳定的数据，时钟的采样点应该远离数据的变化沿。 图1是利用时钟CLK的上升沿采样数据DATA的示例。DATA发生变化后，需要等待至少Setup时间（建立时间）才能被采样，而采样之后，至少Hold时间（保持时间）之内DATA不能发生变化。因此可以看出，器件的建立时间和保持时间的要求，正是为了保证时钟的采样点远离数据的变化沿。如果在芯片的输入端不能满足这些要求，那么芯片内部的逻辑将处于非稳态，功能出现异常。 图1 信号采样示例 图2 源同步系统拓扑图 2时序分析中的关键参数 为了进行时序分析，需要从datasheet（芯片手册）中提取以下关键参数： ●Freq：时钟频率，该参数取决于对芯片工作速率的要求。 ●Tcycle：时钟周期，根据时钟频率Freq的倒数求得。Tcycle=1/Freq. ●Tco：时钟到数据输出的延时。上文提到，输入数据需要采用时钟采样，而输出数据同样也需要参考时钟，不过一般而言，相比时钟，输出的数据需要在芯片内延迟一段时间，这个时间就称为Tco.该参数取决于芯片制造工艺。 ●Tsetup（min）：最小输入建立时间要求。 ●Thold（min）：最小输入保持时间要求。 除以上五个参数外，时序分析中还需要如下经验参数： ●Vsig：信号传输速度。信号在电路上传输，传输速度约为6英寸/纳秒。 时序计算的目标是得到以下两个参数之间的关系： ●Tflight-data：数据信号在电路板上的走线延时。实验二 时序逻辑电路的设计[1]
单元15-时序逻辑电路
实验十 Moore型同步时序逻辑电路的分析与设计
同步时序逻辑电路的分析方法
时序逻辑电路分析举例
同步时序逻辑电路分析与设计
时序逻辑电路分析举例
《时序逻辑电路》练习题及答案
时序电路设计举例
时序逻辑电路设计
时序电路设计
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