海思高校合作——QA培训资料
一、RTL CODE 规范
1.标准的文件头
在每一个版块的开头一定要使用统一的文件头，其中包括作者名，模块名，创建日期，概要，更改记录，版权等必要信息。
统一使用以下的文件头：
// **************************************************************
// COPYRIGHT(c)2005, Hislicon Technologies Co, Ltd
// All rights reserved.
//
// IP LIB INDEX : IP lib index just sa UTOPIA_B
// IP Name : the top module_name of this ip, usually, is same
// as the small ip classified name just as UTOPIA
// File name : file_name of the file just as “tx_fifo.v”
// Module name : module_name of this file just as “TX_FIFO”
// Full name : complete Emglish nme of this abbreviated
//
// Author : Athor/ID
// Email : Author?s email
// Data :
// Version : V 1.0
//
//Abstract :
// Called by : Father Module
//
// Modification history
// ------------------------------------------------------------------------------------------------------
// //
// $Log$
//
// *********************************************************************
2. 标准的module 格式(module 整体结构)
对于模块的书写采用统一的格式便于项目内部成员的理解和维护，我们用批处理建立了一个MODULE模块，其内容解释如下：
●端口定义按照输入，输出，双向的顺序：
●模块名、模块例化名统一，例化名前加大写U_以区分（多次
例化另加标识），三者关系：
文件名：xxx .v (小写)
模块名：XXX （大写）
例化名：U_XXX (大写)
IP 内部所有的模块名都要加IP名或者IP名简称作前缀，如USB_CTRL、USB_TX_FIFO。
// *****************************
// DEFINE MODULE PORT //
// ******************************
//
// module MODULE_NAME (
// INPUT
input_port_1,
…
input_port_m,
// OUTPUT
output_port_1,
…
output_port_m,
);
// *****************************
// DEFINE PARAMETER //
// ******************************
parameter…
// ******************************
// DEFINE INPUT
// ******************************
input rst_n ; // reset, active low .
input clk_* ; // clock signal , 50M .
input [n:0] a_din ; // *****
input [k:0] b_din ; // *****
// ******************************
// DEFINE OUTPUT //
// ******************************
output [m:0] a_dout ; // *****
output [i:0] b_dout ; // *****
// ******************************
// OUTPUT ATRRIBUTE //
// ******************************
// REGS
reg [m:0] a_dout ; // *****
//WIRES
wire [i:0] b_dout ; // *****
// ******************************
// INSTSNCE MODULE //
// ******************************
MODULE_NAME_A U_MODULE_NAME_A(
.A (A ),
.B (B ),
.C (C ),
); …
// ******************************
//MAIN CODE //
// ******************************
… …
… …
… …
// ****************************** //
Endmodule
3.一致的排版
A. 一致的缩排
●统一的缩排取4个空格宽度
●输入输出信号的宽度定义与关键字之间，信号名与宽度之间要用
空格分开；所有宽度定义对所有信号名对齐，代码风格统一如下：input [3:0] input_a ; // *****
input input_b ; // *****
…
output [128:0] output_a ;
output [15:0] output_b ;
output output_c ;
B.一致的begin end 书写方式
always 中，一定要用begin end 区分，格式和代码风格统一如下：
always @ (postedge clk or negedge rst_n）
begin
if (rst_n==1?b0)
syn_rst<= …DLY 1?b0;
else
begin
if (a==b)
syn_rst<= …DLY 1?b1;
else
syn_rst<= …DLY 1?b0;
end
end
if else 中仅有一个语句行时，不要使用begin end; 如果有多个语句行时，begin end和if （）或else （）空四个格。
格式如下：
if (…)
…
else if (…)
else
********************************************************************
if (…)
…
else if (…)
begin
…
…(
end
else
4. 一致的信号命名风格
简洁，清晰，有效是基本的信号命名规则，详见命名规范。
a.端口、信号、变量名的所有字母小写：函数名、宏定义、参数定义用大写
b.使用简称、缩略词（加上列表）
c.基于含义命名（避免以数字命名的简单做法），含义可分段（最多分三段），每一小
段之间加下划线”_”,如tx_data_val;命名长度一般限制在20个字符以内。
d.低电平有效信号，加后缀”_n”,如rst_n
e.无条件寄存的寄存信号在原信号上加ff1、ff2…如原信号 data_in, 寄存一拍
data_in_ff1,寄存两拍data_in_ff2
f.不能用”reg”,作为最后的后缀名，因为综合工具会给寄存器自动加上_reg, 如果命
名里就用_reg作为后缀名则扰乱了网表的可读性。
5.统一的表达式书写
A. 括号的使用
如果一个表达式的分组情况不是很明显时，加上括号有助于理解。
例如下面的代码加上括号就清晰很多。
if （&a==1’b1&&!flag==1’b1 || b==1’b1）//
改为：
if （（&a==1’b1）&&（!flag==1’b1）||（b==1’b1））//
B．适当的使用空格
一般表达式在运算符的两侧要各留出一个空格，但定义比较长的表达式，去掉预先级高的运算符前的空格，使其与运算对象紧连在一起，可以更清晰的显示表达式结构。
还是上面的例子：
if （（&a==1’b1）&&（!flag==1’b1）||（b==1’b1））//
改为：
if （（&a == 1’b1）&&（!flag == 1’b1）||（b == 1’b1））//
”<=”, ”==”前后都要加空格。
C．赋值要指明比特宽度
赋值或者条件判断时要注明比特宽度，注意表达式的位宽匹配。如：
reg [4:0] signal_a;
错误： 1 signal_a <= 5;
2if(signal_a == 5)
3signal_a <= signal_b[3:0]+4;
正确： 1 signal_a <= 5d5
2if(signal_a == 5d5)
3signal_a <= {1’b0, signal_b[3:0]+5d4
因为工具默认是32位宽，如果不注明位宽，工具检查会报warning,而且这样增加了设计的严谨性。
6.统一的语句书写――条件判断结构书写方式
A. 条件的完整性
If else搭配使用，对于缺省的条件要写”else；”；
If elsed 条件判别式要全面，比如if（a == 1’b0）;
Case中的缺省条件要写”default”；
B.”if else”结构：适用于复杂条件判断的语句
但对于复杂的条件判断，使用？：如果不仔细分析条件的每一条路径，就让读代码搞不清它是到底要做什么。例如：
C = (!Ic&&!rc)?0(Ic?rc:Ic) // (?:)
改为：
always @(Ic or rc) // if else
begin
if ((Ic==0)&&(rc==0))
c = 0;
else if (Ic==1)
c = rc;
else
c = Ic;
end
即使是简单的条件判断，我们也必须使用IF-ELSE，当涉及复杂的条件判断，使用IF-ELSE结构以获得清晰的结构便于理解和维护。因此必须使用IF-ELSE。
C.”IF ELSE”结构VS”CASE”结构
IF ELSE结构综合的结构可能是与或非门构成的，也可能是一组多路选择器，而case 结构综合结果一般会是多路选择器，但对于可以优化的case综合工具会综合出更简单的结构。
所有对于可以写出平行结构的条件，优先写成case结构，例如地址译码等，条件之间有重复和嵌套的情况则是写成if else结构。
D. Finite State Machine
不允许有模糊不清的状态机模式，所有的状态机必须清晰明了。
我们要求将状态机的时序部分和组合逻辑部分分开。
例如：
module state4 (
clock
reset
out
);
input reset
input clock;
output [1:0] out;
parameter [1:0] stateA=2?b00;
parameter [1:0] stateB=2?b01;
parameter [1:0] st ateC=2?b10;
parameter [1:0] stateD=2?b11;
reg [1:0] state;
reg [1:0] nextstate;
reg [1:0] out;
always @ (posedge clock)
begin
if (reset ＝＝1，0?b0)
state <= stateA;
else
state <= nextstate;
end
always @ (state)
begin
case (state)
stateA: begin
nextstate = stateB;
end
stateB: begin
nextstate = stateC;
end
stateC: begin
nextstate = stateD;
end
stateD: begin
nextstate = stateA;
end
endcase
end
always@(postdge clock or negedge reset)
begin
if (reset＝＝1?b0)
out <= 2?b0;
else begin
if (state==…)
out <= …;
else
out <= …;
end
end
endmodule
7. 统一格式的always程序块的书写
A. always 中的变量的赋值方式――阻塞与非阻塞赋值
当进行时序逻辑建模时，always块中使用非阻塞赋值――NON_BLOCKING;
参加如下代码:
always @(posedge clk or negedge rst_n)
begin
if (rst_n == 1?b0;
myreg <= 1?b0;
else
myreg <= …DLY1?b1;
end
always块中使用的NON_BLOCKING赋值时在”<=”前要加上＃‘DL Y，如上例；
当使用always语句进行组合逻辑建模时，always块中使用阻塞赋值――BLOCKING；
参见如下代码：
always @（addr）
begin
case (addr)
2?b00 : cs0_n=1?b0;
2?b01 : cs0_n=1?b1;
2?b10 : cs0_n=1?b0;
2?b11 : cs0_n=1?b1;
default: c s0_n=1?b1;
endcase
end
?如果要使用always语句同时进行时序与组合逻辑建模时，一定使用非阻塞赋值；例如： //组合逻辑与时序逻辑在同一个always块中
always@(posedge clk or negedge reset_n)
begin
if(reset_n==1?b0)
out<=1?b0;
else
begin
case(count)
2?b00 : out<= `DLY in_a;
2?b01 : out<= `DLY in_b;
2?b10 : out<= `DLY in_c;
2?b11 : out<= `DLY in_c;
default: out<= `DLY in_a;
end
end
B．always中变量赋值的唯一性
?组合always块一定要注意敏感量列表中的触发项完整且不冗余；如果不是这样，综合的电路会与实际设计不符合，会报warning；
?不要再多个always模块中对同一个reg型变量进行赋值；
?更不能再同一个always中随一个变量双重赋值；
例如：
always@(posedge clk or posedge reset_n)
begin
if(reset_n==1?b0)
out<=1?b0;
else
out<= `DLY1?b1; //out 1 0
out<= `DLY1?b0;
end
?推荐不要在一个always块里给多个变量赋值。如果将一组条件相同的变量写在一个always块中更有利于可读性的提高和功能的实现时候，可有例外情况，但请尽量多加注释，以增加可读性，并注意在组合always块中不要出现LATCH（不如对状态机的组合always块及它对条件相似的多个变量赋值）；
C．always中复位的书写
复位的条件表达式及命名要和always敏感列表中的描述相统一，并且一定要使用异步复位。所有的复位必须低有效。
例如：
//
always@(posedge clk ot negedge rst_n) //
begin
if(rst_n==1?b0)
…
else
…
end
D．always的注释
要在每一个always块之前加一段注释，增加可读性和便于调试。
//cm carry count which …
always@(posedge clk_xc or negedge rst_n)
begin
if(rst_n==1?b0)
cm_carry_cnt<=1?b0;
else
cm_carry_cnt<=#`DLY1?b1;
end
8．合理的注释
?代码中应采用英文作详细的注释，注释量应达到代码总量的50％以上。
?指示应该与代码一致，修改程序的时候一定要修改相应的注释；
?注释不应重复代码已经表明的内容，而是简介的点明程序的突出特征；
?注释应该整个一个程序的线索和关键词，它连接整个程序中分散的信息并它帮助理解程序中不能表明的部分。
9．重用化设计
层次结构与模块划分
?层次设计的原理以简单为主――尽量避免不必要的层次；层次结构设计得好，在综合中就不需要太多的优化过程；
?模块的划分根据层次设计来决定――模块化对于布线有很大帮助，模块化的设计中要尽量减少全局信号的使用；
?通用的部分尽量提取出来作为一个共用模块，同时为了适应需求的更改也应提供用户定制模块入库的方式。
参数传递
?需要传递参数的模块，在多次例化的时候统一都传递参数，不要例化同一个模块，有的传参数，有的不传。
模块划分的技巧：
将不同的时钟域分离开来；
按照不同的设计目标划分成块，分块式应在数据流方向上切分；
在同一模块中实现逻辑资源和算术资源的共享。
二．关于REVIEW
1．Review目的
发现缺陷
降低成本
提高质量
2．流程
1．完成第一个字模块时，请提交该模块代码，进行规范检查评审。
2．Coding 期间每两星期提交依次代码和review报告。
Review报告主要包括内容：
? Review工作时，review的代码模块
?参与人
?发现的缺陷和解决情况。
Review建议：
（1）制定review计划；（2）每次review代码不超过500行。
ANNEX
CODE STYLE TEMPLATE
This a template of verilog code file, including file header and the main body of code in which some coding rules are demonstrated.
//********************************************************
//
// Copyright(c)2005, Hisilicon Technologies Co., Ltd
// All rights reserved
//
// IP LIB INDEX : IP lib index just as UTOPIA_B
// IP Name : the top module_name of this ip, usually, is same as
the small ip classified name just as UTOPIA
// File name : file_name of this file just as tx_fifo.v
// Module name : module_name of this file just as TX_FIFO
// Full name : complete English name of the abbreviated module_name
// Author : Author
// Email : Author?s email
// Data : 2005/07/20
// Version : current version, just this: v1.0, must same as the CVS version
//
// Abstract :
//
// Called by : Father module just as TX_PROC
//
// Modification history
// ----------------------------------------------------------------------------
// Version Data(yyyy/mm/dd) name
// Description
//
// $Log$
//
//*************************************************************
//*******************
//DEFINE(s)
//*******************
//`define UDLY 1 //Unit delay, for non-blocking assignments in sequential logic
//*******************
//DEFINE MODULE PORT
//*******************
module MODULE_NAME(
//INPUT
rest_n ,
clk_* ,
a_din ,
b_din ,
//OUTPUT
a_dout ,
b_dout
);
//*******************
//DEFINE PARAMETER
//*******************
//Parameter(s)
//*******************
//DEFINE INPUT
//*******************
input rst_n ; //reset, active low . input clk_* ; //clock signal, 50M . input [n:0] a_din ; //*****
input [k:0] b_din ; //*****
//*******************
//DEFINE OUTPUT
//*******************
output [m:0] a_dout ; //*****
output [i:0] b_dout ; //*****
//********************
//OUTPUT ATTRIBUTE
//********************
//REGS
reg [m:0] a_dout ; //*****
//WIRES
wire [i:0] b_dout ; //*****
//*********************
//INNER SIGNAL DECLARATION
//*********************
//REGS
reg [3:0] counter ; //*****
//WIRES
wire [7:0] temp1 ; //*****
//*********************
//INSTANTCE MODULE
//*********************
//************************************************************** //instance of module MODULE_NAME_A filename:module_name_a.v
//************************************************************** MODULE_NAME_A U_MUDULE_NAME_A(
.A (A ),
.B (B ),
.C (C )
);
//*********************
//MAIN CORE
//*********************
//Sequential logic style
always@(posedge clk_* or negedge rest_n)
begin : SEQ_BLOCK_NAME
if (rst_n==1?b0)
counter<=4?b0;
else
begin
if (expression)
counter <= #`DLY siginal_b;
else;
end
end // SEQ_BLOCK_NAME
//Combinational logic style
always@(signal_a or signal_b)
begin:COM_BLOCK-NAME
case (expression)
item1 :begin
signal_c=*****;
end
item2 : //statement;
default ://statement;
endcase
end // COM_BLOCK_NAME
//*********************
endmodule
MACRO DEFINE TEMPLATE
//********************************************************
//
// Copyright(c)2005, Hisilicon Technologies Co., Ltd
// All rights reserved
//
// IP LIB INDEX : IP lib index just as UTOPIA_B
// IP Name : the top module_name of this ip, usually, is same as
the small ip classified name just as UTOPIA
// File name : macro.v
// Module name :
// Full name : complete English name of the abbreviated module_name
// Author : Author
// Email : Author?s email
// Data : 2005/07/20
// Version : current version, just this: v1.0, must same as the CVS version
//
// Abstract :
//
// Called by : Father module .
//
// Modification history
// ----------------------------------------------------------------------------
// Version Data(yyyy/mm/dd) name
// Description
//
// $Log$
//
//*************************************************************
//*******************
//DEFINE(s)
//*******************
`define UDLY 1 //Unit delay, for non_blocking assignments in sequential logic `define DATA_WIDTH 32 //AHB data width
`define ADDR_WIDTH 32 //AHB address width
Verilog 代码规范 陈永／Jon chen 2015.12.16
FPGA项目规范体系 智造工坊FPGA项目的执行需要严格按照完整的规范体系完成，代码规范只是一个组成部分。 智造工坊FPGA项目规范 流程规范工 程 规 范 文 档 规 范 代 码 规 范 实 现 规 范 仿 真 规 范 测 试 规 范 验 收 规 范 维 护 规 范
代码规范声明 本课程所述的Verilog代码规范是根据本公司近20年来数百个FPGA项目经验总结出的规范，旨在提高内部工程师工作效率和工作质量。 不同公司根据自身的业务类型和管理理念，具有不同的代码风格和代码规范。本课程仅阐述本公司的代码规范，供初学者参考学习。本课程如有不合理之处或对课程中的规范有更好的建议，请及时提出，一经确认采纳，定有重谢！ 联系方式： 邮箱：Jonchen@https://www.doczj.com/doc/551793725.html, QQ : 517343565
Verilog 代码规范作用 增加代码可读性，复用性，统一性，维护性 提升编码效率，降低语法出错率和逻辑出错率 提高代码实现效率，优化FPGA 逻辑资源，提高设计可靠性和稳定性 初级规范 中级规范 高级规范 （外在形式，基本规范，风格统一即可） （基本保障，建议统一执行） （经验总结，建议在项目中体会)
初级规范 文件名与模块名定义文件头 注释 模块内部结构 端口定义 参数定义 信号定义对齐方式缩进方式模块例化顶层要求
初级（文件名，模块名） 文件名，模块名 1）文件名和模块名保持一致 2）文件以小写.v为后缀名 3）文件名和模块名由小写字母a-z，数字0-9，下划线组成 4）文件名和模块名长度不超过16个字符 5）文件名和模块名中的几个词组以下划线隔开 6）文件名和模块名要有一定含义，和模块功能保持一致 7） Altera公司的Ipcore以ALT开头，Xilinx芯片的Ipcore以XIL开头（一个项目多家芯片） 8）时钟复位控制模块统一用clk_rst，寄存器模块统一用reg_ctrl 9）单芯片项目FPGA顶层模块名统一用fpga_top 10）多板卡多芯片项目FPGA顶层模块名用xx_fpgan_top命名（xx：板卡名，n：FPGA编号）
[VHDL+Verilog]良好的代码编写风格（二十五条） 良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立一个命名约定和缩略语清单，以文档的形式记录下来，并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编写风格的通则概括如下： （1）对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； （2）使用有意义的信号名、端口名、函数名和参数名； （3）信号名长度不要太长； （4）对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀； （5）对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字； （6）对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效； （7）对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n； （8）当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示； （9）尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； （10）在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等； （11）使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂； （12）每一行语句独立成行。尽管VHDL 和V erilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性；
北京航空航天大学 2011 ～2012 学年第二学期 数字EDA 期末考试试卷 （ 2012 年 5 月 23 日） 班级：__________；学号：______________；姓名：__________________；成绩：___________ 注意事项：1、填空题与选择题直接在试题上作答 2、设计题在答题纸上作答 正题： 一、填空题（共30分，每道题3分） 1． 写出表达式以实现对应电路的逻辑功能。 F 2． 根据图中输入输出关系将Verilog 模块定义补充完整，其中信号A 为5比特宽度，其余信号为1比特宽度。 A 宽 3． IEEE 标准的硬件描述语言是 verilog HDL 和 VHDL 。 4． 你所知道的可编程逻辑器件有（至少两种）： FPGA, CPLD, GAL, PAL （任写其二） 。 5． 假定某4比特位宽的变量a 的值为4’b1011，计算下列运算表达式的结果 6． Verilog 语言规定了逻辑电路中信号的4种状态，分别是0，1，X 和Z 。其中0表示低电平状态，1表示高电平状态，X 表示 不定态（或未知状态） ，Z 表示 高阻态 。 assign F= E ^ ( (A&B) | (!(C&D))) module tblock( A,B,C ) ; output [4:0] A; input B; inout C; …… //省略了功能描述 endmodule //模块结束 &a = 1’b0 ~a = 4’b0100 {3{a}} = 12’b101110111011 {a[2:0],a[3]} = 4’b0111 (a<4’d3) || (a>=a) = 1’b1 !a = 1’b0
VERILOG语言编写规范 1 目的 本规范的目的是提高书写代码的可读性可修改性可重用性，优化代码综合和仿真结果，指导设计工程师使用VerilogHDL规范代码和优化电路，规范化公司的ASIC设计输入从而做到 1. 逻辑功能正确 2.可快速仿真 3. 综合结果最优如果是hardware model) 4. 可读性较好。 2 范围 本规范涉及Verilog HDL编码风格，编码中应注意的问题， Testbench的编码等。 本规范适用于Verilog model的任何一级（ RTL behavioral, gate_level)，也适用于出于仿真，综合或二者结合的目的而设计的模块。 3 定义 Verilog HDL ： Verilog 硬件描述语言 FSM ：有限状态机 伪路径：静态时序分析（ STA）认为是时序失败，而设计者认为是正确的路径 4 引用标准和参考资料 下列标准包含的条文通过在本标准中引用而构成本标准的条文在标准出版时所示版本 均为有效所有标准都会被修订使用本标准的各方应探讨使用下列标准最新版本的可能性 Actel HDLCoding Style Guider Sun Microsystems Revision 1.0 VerilogStyle and Coding Guidelines 5 规范内容 5.1 Verilog 编码风格
本章节中提到的Verilog编码规则和建议适应于 Verilog model的任何一级（ RTL behavioral,gate_level) 也适用于出于仿真，综合或二者结合的目的而设计的模块。 5.1.1 命名规范 选择有意义的信号和变量名，对设计是十分重要的。命名包含信号或变量诸如出处，有效状态等基本含义下面给出一些命名的规则。 1. 用有意义而有效的名字 有效的命名有时并不是要求将功能描述出来如 For ( I = 0; I < 1024; I = I + 1 ) Mem[I]<= #1 32’b0; For 语句中的循环指针I 就没必要用loop_index作为指针名。 2. 用连贯的缩写 长的名字对书写和记忆会带来不便，甚至带来错误采用缩写时应注意同一信号在模块中的一致性。缩写的例子如下： Addr address Pntr pointer Clk clock Rst reset 3. 用名字前加小写n表示低电平有效高电平有效的信号不得以下划线表示短暂 的引擎信号建议采用高有效 如 nRst, nTrdy, nIrdy nIdsel. 4. 大小写原则 名字一般首字符大写，其余小写（但parameter, integer 定义的数值名可全部用大写），两个词之间要用下划线连接（或第二个单词首字母大写） 如 :Packet_addr, Data_in, Mem_wr , Mem_ce_ Or: PacketAddr, DataIn, MemWr , MemCe 5.全局信号名字中应包含信号来源的一些信息 如: D_addr[7:2] 这里的 D 指明了地址是解码模块(Decoder module)中的地址.
Verilog编码规范！ 一. 强调Verilog代码编写风格的必要性。 强调Verilog代码编写规范，经常是一个不太受欢迎的话题，但却是非常有必要的。 每个代码编写者都有自己的编写习惯，而且都喜欢按照自己的习惯去编写代码。与自己编写风格相近的代码，阅读起来容易接受和理解。相反和自己编写风格差别较大的代码，阅读和接受起来就困难一些。 曾有编程大师总结说，一个优秀的程序员，能维护的代码长度大约在1万行数量级。代码的整洁程度，很大程度上影响着代码的维护难度。 遵循代码编写规范书写的代码，很容易阅读、理解、维护、修改、跟踪调试、整理文档。相反代码编写风格随意的代码，通常晦涩、凌乱，会给开发者本人的调试、修改工作带来困难，也会给合作者带来很大麻烦。 （实际上英文Coding Style有另一层涵义，更偏重的是，某一个电路，用那一种形式的语言描述，才能将电路描述得更准确，综合以后产生的电路更合理。本文更偏重的是，编写Verilog代码时的书写习惯。） 二. 强调编写规范的宗旨。 缩小篇幅 提高整洁度 便于跟踪、分析、调试 增强可读性，帮助阅读者理解 便于整理文档 便于交流合作 三. 变量及信号命名规范。 1. 系统级信号的命名。 系统级信号指复位信号，置位信号，时钟信号等需要输送到各个模块的全局信号；系统信号以字符串Sys开头。 2. 低电平有效的信号后一律加下划线和字母n。如：SysRst_n；FifoFull_n； 3. 经过锁存器锁存后的信号，后加下划线和字母r，与锁存前的信号区别。如CpuRamRd信号，经锁存后应命名为CpuRamRd_r。 低电平有效的信号经过锁存器锁存后，其命名应在_n后加r。如CpuRamRd_n信号，经锁存后应命名为CpuRamRd_nr 多级锁存的信号，可多加r以标明。如CpuRamRd信号，经两级触发器锁存后，应命名为CpuRamRd_rr。 4. 模块的命名。 在系统设计阶段应该为每个模块进行命名。命名的方法是，将模块英文名称的各个单词首字母组合起来，形成3到5个字符的缩写。若模块的英文名只有一个单词，可取该单词的前3个字母。各模块的命名以3个字母为宜。例如： Arithmatic Logical Unit模块，命名为ALU。 Data Memory Interface模块，命名为DMI。
Verilog HDL语言规范
Verilog HDL 行为描述语句 本部分介绍行为描述语句。通过行为级建模把一个复杂的系统分解成可操作的若干个模块，每个模块之间的逻辑关系通过行为模块的仿真加以验证。同时行为级建模还可以用来生成仿真激励信号，对已设计模块进行仿真验证。
Verilog HDL 行为描述语句 --过程语句 过程分配用于更新reg，integer，time，real， realtime和存储器数据类型。对于过程分配和连续分配来说，有下面的不同之处： ?连续分配 连续分配驱动网络。只要一个输入操作数的值发生变化，则更新和求取所驱动网络的值。 ?过程分配 在过程流结构的控制下，过程分配更新流结构内变量的值。
Verilog HDL 行为描述语句 --过程语句 过程分配的右边可以是求取值的任何表达式。左边应该是一个变量，它接收右边表达式分配的值。 过程分配的左边可以是下面的一种格式： ?reg 、integer 、real 、realtime 或者time 数据类型分配给这些数据类型所引用的名字。 ?reg 、integer 、real 、realtime 或者time 数据类型的位选择分配到单个的比特位
Verilog HDL 行为描述语句 --过程语句 ?reg 、integer 、real 、realtime 或者time 数据类型的部分选择一个或者多个连续的比特位的部分选择。 ?存储器字 存储器的单个字 ?任何上面的并置（连接）或者嵌套的并置（连接） 上面四种形式的并置或者嵌套的并置。这些语句对右边的表达式进行有效的分割，将分割的部分按顺序分配到并置或者嵌套并置的不同部分中。
交通灯 一、实验目的 写一个交通灯，要求： ①有东西南北四个方向，两组交通灯轮流交替变换，其中，红灯时间为30 个时间单位，绿灯时间为25个时间单位，黄灯时间为5个时间单位。最后用modelsim软件进行仿真。 ②要求设计是一个可综合设计。 二、实验原理 根据实验要求的逻辑功能描述，可以分析得出原理图如下： 根据实验要求画出控制器的状态转移图如下：
三、代码 1、源代码 （1）控制器模块 module traffic_lights(clk,rst,count,ew,sn); input clk,rst; input[5:0] count; output[2:0] ew,sn; reg[2:0] ew,sn; reg[3:0] state; parameter Idle=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100; always @(posedge clk) if(!rst) begin state<=Idle; end else casex(state) Idle: if(rst) begin state<=s1; end s1: if(count=='d25) begin state<=s2; end s2: if(count=='d30) begin state<=s3;
end s3: if(count=='d55) begin state<=s4; end s4: if(count=='d60) begin state<=s1; end endcase always @(posedge clk) begin if(!rst) begin ew<=3'b100; sn<=3'b100; end else casex(state) Idle: if(rst) begin ew<=3'b100; sn<=3'b001; end s1: if(count=='d25) begin ew<=3'b100; sn<=3'b010; end
Verilog编码风格 嵌入式开发2010-05-03 15:28:13 阅读14 评论0 字号：大中小订阅 这是以前公司的对fpga代码编写的要求 良好代码编写风格的通则概括如下： （1）对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； （2）使用有意义的信号名、端口名、函数名和参数名； （3）信号名长度不要太长； （4）对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀； （5）对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字； （6）对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效； （7）对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n； （8）当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示； （9）尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； （10）在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等； （11）使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂； （12）每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性； （13）建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心 2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力； （14）在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字； （15）在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序：
verilog语言代码设计规范2011年12月
目录 一、规范适用范围 ------------------------------------------------------------------------ 4 1.1项目适用范围------------------------------------------------------------------------------------- 4 1.2人员适用范围------------------------------------------------------------------------------------- 4 1.3编码设计的成果形式 --------------------------------------------------------------------------- 4 二、代码书写规范 ------------------------------------------------------------------------ 5 2.1模块说明书写规范------------------------------------------------------------------------------- 5 2.1模块注释书写规范------------------------------------------------------------------------------- 5 2.3变量名称书写规范------------------------------------------------------------------------------- 6 2.4代码结构书写规范------------------------------------------------------------------------------- 7 三、使用verilog语言的语法范围----------------------------------------------------- 8 3.1设计RTL代码的语法范围 -------------------------------------------------------------------- 8 3.2设计仿真代码的语法范围 -------------------------------------------------------------------- 10 四、使用verilog语言的结构范围---------------------------------------------------- 11 4.1系统设计文件的形式与使用方法----------------------------------------------------------- 11 4.2模块结构划分的标准 -------------------------------------------------------------------------- 12 4．3组合逻辑的代码风格 ------------------------------------------------------------------------ 13 4.4时序逻辑的代码风格 -------------------------------------------------------------------------- 21 4.5仿真代码的代码风格 -------------------------------------------------------------------------- 27 五、使用受限范围内的语法或结构要进行的申请过程-------------------------- 32 5.1受限的语法与结构------------------------------------------------------------------------------ 32 5.2批准使用的程序--------------------------------------------------------------------------------- 32
1.目的 本规范的目的是提高书写代码的可读性、可修改性、可重用性，优化代码综合和仿真的结果，指导设计工程师使用VerilogHDL规范代码和优化电路，规范化可编程技术部的FPGA设计输入，从而做到：①逻辑功能正确，②可快速仿真，③综合结果最优（如果是hardware model)，④可读性较好。 2.范围 本规范涉及Verilog HDL编码风格，编码中应注意的问题，Testbench的编码等。 本规范适用于Verilog model的任何一级（RTL，behavioral, gate_level)，也适用于出于仿真、综合或二者结合的目的而设计的模块。 3.定义 Verilog HDL ： Verilog 硬件描述语言 FSM ：有限状态机 伪路径：静态时序分析（STA）认为是时序失败，而设计者认为是正确的路径。 4.规范内容 4.1.Verilog 编码风格 本章节中提到的Verilog编码规则和建议适应于 Verilog model的任何一级（RTL，behavioral, gate_level)，也适用于出于仿真，综合或二者结合的目的而设计的模块。 4.1.1. 命名的习惯 选择有意义的信号和变量名，对设计是十分重要的。命名包含信号或变量诸如出处、有效状态等基本含义，下面给出一些命名的规则。 y用有意义而有效的名字 有效的命名有时并不是要求将功能描述出来，如 For ( I = 0; I < 1024; I = I + 1 ) Mem[I] <= 32’b0; For 语句中的循环指针I 就没必要用loop_index作为指针名。 y用连贯的缩写 长的名字对书写和记忆会带来不便，甚至带来错误。采用缩写时应注意同一信号在模块中的一致性。缩写的例子如下： Addr address Pntr pointer Clk clock reset
Verilog HDL设计练习进阶（一） 练习一．简单的组合逻辑设计 目的：掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。 endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码： `timescale 1ns/1ns //定义时间单位。 `include "./compare.v" //包含模块文件。在有的仿真调试环境中并不需要此语句。 //而需要从调试环境的菜单中键入有关模块文件的路径和名称module comparetest; reg a,b; wire equal; initial //initial常用于仿真时信号的给出。 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; //系统任务，暂停仿真以便观察仿真波形。 end compare compare1(.equal(equal),.a(a),.b(b)); //调用模块。 endmodule 仿真波形（部分）：
verilog的代码规范和coding风格 想要成为一名优秀的数字IC设计工程师需要哪些基本的专业知识呢？如下： 1.半导体物理学、半导体器件物理学、基本的固体物理、半导体工艺与制造等物理学知识； 2.电路分析、模拟电子线路、COMS模拟集成电路、专用 集成电路基础等模拟IC知识； 3.信号系统、数字信号处理、信道编码、通信原理等通 信知识； 4.C语言、汇编、C++、脚本（shell、tcl、perl）、Linux（我觉得如果懂kernel那就更好了）、体系结构、组成原理等计算机知识； 5.各种EDA和编程调试工具的使用Modelsim、Debussy、quartus ii、Cadence、DC、vim等等（就数字方向而言 用的最多的5种左右，模拟另当别论）；另外虚拟机什么的总得玩得转吧！ 6.当然最重要的还是我们亲爱的--verilog,不会 verilog（当然VHDL也是一样的）那你会别的也算不上优秀的 Digital IC Engineer！verilog语法并不复杂，只是初 学者容易犯一些“类C”错误，总会不经意
间将verilog写 成了C语言，或者是没有使用并行思想，或者就是多处 赋值等等问题。如果我们克服了之前的一些小毛病，在 这 些之外，我们想更近一步提升自己的写代码水平、研发 水平，而不是只做一个码农的话那么我们要做的就是： 第一步：提高代码规范性，每个企业、研究所可能都有 自己的一套代码书写规范，但是总的来说都有一些共性，而且往往这些共性的地方还特别多，一个没有代码规范 的程序员不可能写出非常漂亮和优秀的程序，当然有了 规 范的代码后也不一定就能写出漂亮和优秀的程序，这是 两码事。代码规范之后的一个境界我觉得是优良的编程 风 格，编程风格不同于代码规范，编程风格在verilog中 特别指代那些逻辑上的风格，同样的功能，使用不同的 编 程风格，代码综合面积可能是几倍的关系，这一点我深 有体会，另外，人们不经意间的编码习惯可能会导致许 多 冗余代码，在verilog综合之后，这些冗余就会成为实 实在在多出来的不必要的电路，他们或者是寄存器或者
Verilog编码规范 （仅供内部使用） 拟制: xxx 日期： xxx 审核:审核者日期：yyyy-mm-dd 批准:批准者日期：yyyy-mm-dd 版权所有侵权必究
修订记录
目录 1命名规范 (5) 2代码编写规范 (10) 2.1 版面 (10) 2.2 编写代码规范 (11) 3电路设计规则 (29) 3.1 时钟 (29) 3.2 复位 (31) 3.3 避免LATCH (32) 3.4 避免组合反馈 (33) 3.5 赋值语句 (33) 3.6 case语句和if-then-else语句 (33) 3.7 状态机 (34) 3.8 异步逻辑 (37) 4模块划分 (38)
5提高可移植性的编码风格 (39) 5.1 采用参数化设计 (39) 5.2 采用独立于工具平台和工艺库的设计 (40) 5.3 尽量使用已经得到验证的IP (41) 6其他一些设计建议 (42) 7附件 (45) 8参考文档： (54) 基本原则：简单，一致，可重用。 简单指尽量使用简单的语句，尽量使用简单的设计，尽量使用简 单的时钟，尽量使用简单的复位。 一致指尽量保持代码风格一致，尽量保持命名一致。 可重用指有成熟的IP尽量使用IP，设计的代码要尽量可重用。
1命名规范 给信号命名就像给孩子取名字一样，有区别，有根源，有深度，还有一点，要简单，别冗长。 有区别指取名字不要一样，假如大家只有一个手机号码，那这个号码还能有什么用处？ 有根源指取名字要能象姓氏一样，让人一看就直到是张家的后代而不是李家的。 有深度就是取名字要有涵义，张一,张二,张三虽然也是名字，但是请考虑一下被取名字人的感受。 简单点，几十个字母长的名字，打字的和看字的都累。 大小写规则：只有parameter，`define和module名称才能享受 大写。 Module 名应与文件名保持一致（文件名是小写），假如不想在设 计后面遇到麻烦的话。 不要尝试使用任何保留字，因为他们已经被保留了。 不要重复使用同样的名字去命名不同的数据。 （建议）对module名加”_LVx”的后缀，增强module名称的结 构层次含义
海思高校合作——QA培训资料 一、RTL CODE 规范 1.标准的文件头 在每一个版块的开头一定要使用统一的文件头，其中包括作者名，模块名，创建日期，概要，更改记录，版权等必要信息。 统一使用以下的文件头： // ************************************************************** // COPYRIGHT(c)2005, Hislicon Technologies Co, Ltd // All rights reserved. // // IP LIB INDEX : IP lib index just sa UTOPIA_B // IP Name : the top module_name of this ip, usually, is same // as the small ip classified name just as UTOPIA // File name : file_name of the file just as “tx_fifo.v” // Module name : module_name of this file just as “TX_FIFO” // Full name : complete Emglish nme of this abbreviated // // Author : Athor/ID // Email : Author?s email // Data : // Version : V 1.0 // //Abstract : // Called by : Father Module // // Modification history // ------------------------------------------------------------------------------------------------------ // // // $Log$ // // ********************************************************************* 2. 标准的module 格式(module 整体结构) 对于模块的书写采用统一的格式便于项目内部成员的理解和维护，我们用批处理建立了一个MODULE模块，其内容解释如下： ●端口定义按照输入，输出，双向的顺序： ●模块名、模块例化名统一，例化名前加大写U_以区分（多次 例化另加标识），三者关系： 文件名：xxx .v (小写)
VHDL+Verilog良好的代码编写风格（二十五条） 田Sir 发表于: 2010-4-28 13:56 来源: 湖北师范学院电工电子实验教学示范中心良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立一个命名约定和缩略语清单，以文档的形式记录下来，并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编写风格的通则概括如下：（1）对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； （2）使用有意义的信号名、端口名、函数名和参数名； （3）信号名长度不要太长； （4）对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀；（5）对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字； （6）对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效； （7）对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n； （8）当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示； （9）尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； （10）在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等；（11）使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂； （12）每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性；（13）建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力； （14）在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字； （15）在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序：输入信号的clk、rst、enables other control signals、data and address signals。然后再申明输出信号的clk、rst、enalbes other control signals、data signals； （16）在例化模块时，使用名字相关的显式映射而不要采用位置相关的映射，这样可以提高代码的可读性和方便debug 连线错误； （17）如果同一段代码需要重复多次，尽可能使用函数，如果有可能，可以将函数通用化，以使得它可以复用。注意，内部函数的定义一般要添加注释，这样可以提高代码的可读性； （18）尽可能使用循环语句和寄存器组来提高源代码的可读性，这样可以有效地减少代码行数； （19）对一些重要的always 语句块定义一个有意义的标号，这样有助于调试。注意标号名不要与信号名、变量名重复； （20）代码编写时的数据类型只使用IEEE 定义的标准类型，在VHDL 语言中，设计者可以定义新的类型和子类型，但是所有这些都必须基于IEEE 的标准； （21）在设计中不要直接使用数字，作为例外，可以使用0 和1。建议采用参数定义代替直接的数字。同
Verilog代码编写规范 有点东东，给大家一起分享一下：********* Verilog代码编写规范 一. 强调Verilog代码编写风格的必要性。 强调Verilog代码编写规范，经常是一个不太受欢迎的话题，但却是非常有必要的。 每个代码编写者都有自己的编写习惯，而且都喜欢按照自己的习惯去编写代码。与自己编写风格相近的代码，阅读起来容易接受和理解。相反和自己编写风格差别较大的代码，阅读和接受起来就困难一些。 曾有编程大师总结说，一个优秀的程序员，能维护的代码长度大约在1万行数量级。代码的整洁程度，很大程度上影响着代码的维护难度。 遵循代码编写规范书写的代码，很容易阅读、理解、维护、修改、跟踪调试、整理文档。相反代码编写风格随意的代码，通常晦涩、凌乱，会给开发者本人的调试、修改工作带来困难，也会给合作者带来很大麻烦。 （实际上英文Coding Style有另一层涵义，更偏重的是，某一个电路，用那一种形式的语言描述，才能将电路描述得更准确，综合以后产生的电路更合理。本文更偏重的是，编写Verilog代码时的书写习惯。）二. 强调编写规范的宗旨。 缩小篇幅 提高整洁度 便于跟踪、分析、调试 增强可读性，帮助阅读者理解 便于整理文档 便于交流合作 三. 变量及信号命名规范。 1. 系统级信号的命名。 系统级信号指复位信号，置位信号，时钟信号等需要输送到各个模块的全局信号；系统信号以字符串Sys 开头。 2. 低电平有效的信号后一律加下划线和字母n。如：SysRst_n；FifoFull_n； 3. 经过锁存器锁存后的信号，后加下划线和字母r，与锁存前的信号区别。如CpuRamRd信号，经锁存后应命名为CpuRamRd_r。 低电平有效的信号经过锁存器锁存后，其命名应在_n后加r。如CpuRamRd_n信号，经锁存后应命名为CpuRamRd_nr 多级锁存的信号，可多加r以标明。如CpuRamRd信号，经两级触发器锁存后，应命名为CpuRamRd_rr。 4. 模块的命名。 在系统设计阶段应该为每个模块进行命名。命名的方法是，将模块英文名称的各个单词首字母组合起来，形成3到5个字符的缩写。若模块的英文名只有一个单词，可取该单词的前3个字母。各模块的命名以3个字母为宜。例如： Arithmatic Logical Unit模块，命名为ALU。 Data Memory Interface模块，命名为DMI。 Decoder模块，命名为DEC。 5. 模块之间的接口信号的命名。
一、工程建立规范： 1、工程的组成： （1）一个顶层文件夹 （2）顶层文件夹下，至少包括以下四个子文件夹 a)project文件夹：存放ISE工程文件，包括ise、bit、mac等文件 b)source文件夹：存放verilog源文件 c)explain文件件：存放注释说明文档 d)test文件夹：存放测试程序代码，可进一步分为软件调试程序、硬件调试程序 2、工程的命令： （3）定层文件夹命令为top_xxx，xxx为工程的识别名称 （4）顶层文件夹的子文件夹分别命名为：project、source、explain、test 二、RTL CODE 规范 1.标准的文件头 在每一个版块的开头一定要使用统一的文件头，其中包括作者名，模块名，创建日期，概要，更改记录，版权等必要信息。 统一使用以下的文件头： // ************************************************************** // COPYRIGHT(c)2005, Hislicon Technologies Co, Ltd // All rights reserved. // // IP LIB INDEX : IP lib index just sa UTOPIA_B // IP Name : the top module_name of this ip, usually, is same // as the small ip classified name just as UTOPIA // File name : file_name of the file just as “tx_fifo.v” // Module name : module_name of this file just as “TX_FIFO” // Full name : complete Emglish nme of this abbreviated // // Author : Athor/ID // Email : Author?s email // Data : // Version : V 1.0 // //Abstract : // Called by : Father Module // // Modification history // ------------------------------------------------------------------------------------------------------ // //