数字系统设计与verilog HDL课程设计 设计题目：实用多功能数字钟 专业：电子信息科学与技术 班级：0313410 学号：031341025 姓名：杨存智 指导老师：黄双林
摘要 本课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。 单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。 关键字：多功能数字钟、Verilog、模块、调试、仿真、功能
目录 1．课程设计的目的及任务............................................................. 错误！未定义书签。 1.1 课程设计的目的 (3) 1.2 课程设计的任务与要求 (4) 2．课程设计思路及其原理 (4) 3．QuartusII软件的应用 (5) 3.1工程建立及存盘 (5) 3.2工程项目的编译 (5) 3.3时序仿真 (6) 4．分模块设计、调试、仿真与结果分析 (7) 4.1 clk50mto1时钟分频模块 (7) 4.2 adder加法器模块 (7) 4.3 hexcounter16 进制计数器模块 (7) 4.4 counter_time 计时模块 (8) 4.5 alarm闹铃模块 (8) 4.6 sound_ddd嘀嘀嘀闹铃声模块 (9) 4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 (9) 4.8 alarm_time闹钟时间设定模块 (10) 4.9 bitsel将输出解码成时分秒选择模块 (10) 4.10 switch去抖模块 (11) 4.11 led译码显示模块 (11) 4.12 clock顶层模块 (12) 5．实验总结 (13) 5．1调试中遇到的问题及解决的方法 (13) 5.2实验中积累的经验 (14) 5.3心得体会 (14) 6．参考文献 (14) 1.1 课程设计的目的 通过课程设计的锻炼，要求学生掌握V erilog HDL语言的一般设计方法，掌握VerilogHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的
组合逻辑电路实验（一）实验报告 一．实验名称：3-8译码器设计 二．实验目的 1.掌握ISE 开发工具的使用，掌握FPGA 开发的基本步骤； 2.掌握组合逻辑电路设计的一般方法； 3.掌握程序下载方法，了解UCF 文件的格式； 4.初步了解开发板资源，掌握开发板使用方法。重点了解滑动开关和LED 显示灯的使用方法。 三．实验内容 1.用VHDL 实现3-8译码器模块 译码器电路如图2-1所示。其功能如表2-1所示。试用VHDL 实现该译码器，并在开发板上进行检验。 表2-1 译码器功能表 EN A B C Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 1 X X X 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 1 1 3-8 译码器 A B C EN Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 图2-1 3-8译码器
0 1 1 0 0 1 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 2.将程序下载到FPGA并进行检验 （1）资源使用要求：用滑动开关SW3~SW1作为输入A，B，C；滑动开关SW0控制EN；8个LED灯表示8个输出。 （2）检验方法：当SW0处于ON（EN=1）位置时，所有LED灯灭；当SW0处于OFF（EN=0），反映当前输入的译码输出在LED灯上显示，即当输入为000（滑动开关SW3-SW1处于OFF状态），LED0亮，其它灯灭，等等。 四．实验步骤 1.启动ISE，新建工程文件，编写3-8译码器的VHDL模块； 2.新建UCF文件，输入位置约束； 3.完成综合、实现，生成下载文件； 4.连接开发板USB下载线，开启开发板电源； 5.下载到FPGA； 6.拨动开关，验证结果是否正确。 五．主要vhdl代码 architecture Behavioral of coder_38 is --3-8译码器行为级描述signal x:STD_LOGIC_VECTOR (2 downto 0); begin x <= A&B&C;
《硬件描述语言》上机作业西电微电子 \
第一题：用Verilog语言的结构描述和行为描述分别设计下面的电路。 A[0] Array B[0] A[1] B[1] A[2] B[2] 结构描述： 电路设计： module hw1(A,B,Y); input[2:0] A,B; output Y; wire w1,w2,w3; xor U1(w1,A[0],B[0]); xor U2(w2,A[1],B[1]); xor U3(w3,A[2],B[2]); nor U4(Y,w1,w2,w3); endmodule 仿真测试： module test_hw1; reg[2:0] A,B; wire Y; hw1 U1(A,B,Y); initial begin A=3'b000;B=3'b000; #50 A=3'b000;B=3'b000; #50 A=3'b111;B=3'b111; #50 A=3'b000;B=3'b110;
#50 A=3'b111;B=3'b000; #50 A=3'b110;B=3'b110; #50 A=3'b011;B=3'b010; #50 A=3'b001;B=3'b011; #50 A=3'b111;B=3'b010; #50 $stop; end initial $monitor($time,"\tA=%d\tB=%d\tY=%d",A,B,Y); Endmodule 行为描述： 电路设计： module hw2(A,B,Y); input[2:0] A,B; output Y; wire Y; assign Y=~((A[0]^B[0])||(A[1]^B[1])||(A[2]^B[2])); endmodule 仿真测试：
课程论文 论文题目基于DE2的交通灯设计完成时间 课程名称Verilog语言设计 任课老师 专业 年级
1.交通信号控制器设计要求与思路 1.1设计背景 FPGA是一种用户根据各自需要而自行构造逻辑功能的数字集成电路,其种类很多,内部结构也不同,但共同的特点是体积小、使用方便。本文介绍了用VerilogHDL语言设计交通灯控制器的方法,并在QuartusII系统对FPGA芯片进行编译下载,由于生成的是集成化的数字电路,没有传统设计中的接线问题,所以故障率低、可靠性高,而且体积非常小。本文通过EDA设计，利用VerilogHDL语言模拟仿真交通灯控制电路。 1.2设计要求 根据交通灯控制器要实现的功能，考虑用两个并行执行的always语句来分别控制A方向和B方向的3盏灯。这两个always语句使用同一个时钟信号，以进行同步，也就是说，两个进程的敏感信号是同一个。每个always语句控制一个方向的3种灯按如下顺序点亮，并往复循环：绿灯----黄灯----红灯，每种灯亮的时间采用一个减法计数器进行计数，计数器用同步预置数法设计，这样只需改变预置数据，就能改变计数器的模，因此每个方向只要一个计数器进行预置数就可以。为便于显示灯亮的时间，计数器的输出均采用BCD码，显示由4个数码管来完成，A方向和B方向各用两个数码管。设定A方向红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s，B方向的红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s。假如要改变这些时间，只需要改变计数器的预置数即可。 1.3设计思路 两个方向各种灯亮的时间能够进行设置和修改，此外，假设B方向是主干道，车流量大，因此B方向通行的时间应该比A方向长。交通灯控制器的状态转换表见下表。表中，1表示灯亮，0表示灯不亮。A方向和B方向的红黄绿分别用R1、Y1、G1、R2、Y2、G2来表示。
硬件描述语言及器件实验指导书 电子科学与技术专业组
第1章实验一用硬件描述语言的方法设计一个三输入与门电 路 一、实验目的 1、掌握MAX+plusII的使用方法。 2、掌握VHDL语言程序的基本结构。 2、掌握使用硬件描述语言设计数字电路的方法和步骤。 3、掌握用硬件描述语言设计三输入与门电路的方法。 二、实验器材 1.台式计算机1台。 2.可编程逻辑逻辑器件实验软件1套。 3.下载电缆一套。 4.示波器一台。 三、实验说明 1．台式计算机用于向可编程逻辑逻辑器件实验软件提供编程、仿真、下载的平台，供用户使用。 2．可编程逻辑逻辑器件实验软件向原理图的设计提供平台，并将调试好的原理图下载到可编程逻辑逻辑器件中。 3．下载电缆是可编程逻辑器件软件和可编程逻辑逻辑器件之间的接口电缆，为了便于区别，用不同颜色导线区分下载电缆的电源、地和信号，一般用红色导线接电源，用黑色导线接地。 4．示波器用于观察可编程逻辑器件执行程序时输出信号的变化。 四、实验内容与要求 用硬件描述语言的方法设计一个三输入与门电路，要求： （1）根据三输入与门的逻辑表达式，在构造体中直接使用并行赋值语句实现，并进行仿真;
（2）根据三输入与门的真值表，在构造体中使用进程语句实现，并进行仿真; 五、实验步骤（下面七个的实验的软件的使用具体步骤跟本次试验一样不再详述） 1.打开新建菜单选择“textedtiorfile”,这个文件是写程序编程用的。 2.程序写完后点“保存”，注意（1）保存的格式是.vhd，（2）保存的地址不能是桌面和硬盘的根目录,否则在后面的编程将出现错误。
3.在file→projectset→projecttocurrentfile，这步是将文件设置在工程里，能够正常编译和下载。
专科《硬件描述语言和数字系统设计》 一、（共36题,共150分） 1. reg类型的数组通常用于描述存储器，reg [15: 0] MEM [0:1023];定义存储器字的位数为（2分） A.1024 B.16 C.16384 D.1040 .标准答案：B 2. 下列关于同步有限状态机的描述错误的是（）（2分） A.状态变化只能发生在同一个时钟跳变沿； B.状态是否变化要根据输入信号，只要输入条件满足，就会立刻转入到下一个状态。 C.在时钟上升沿，根据输入信号的变化，确定电路状态 D.利用同步状态机可以设计出极其复杂灵活的数字逻辑电路系统 .标准答案：B 3. 关于如下描述，正确的说法是( ) （2分） A.这种描述是错误的 B.该电路不可综合 C.该电路不可综合，但生成的不是纯组合逻辑 D.以上说法都不对 .标准答案：D 4. 下列关于流水线的描述错误的是( ) （2分） A.流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法； B.设计流水线目的是提高数据吞吐率 C.流水线缩短了在一个时钟周期内给的那个信号必须通过的通路长度，从而可以提高时钟频率 D.增加流水线长度可以节省更多延迟，流水线越长，首次延迟越大，系统频率就会降低。 .标准答案：D 5. 以下关于Top-Down的设计方法不正确的描述是( ) （2分） A.Top-Down的设计方法首先从系统设计入手； B.Top-Down设计中的系统总体仿真与所选工艺有关 C.Top-Down的设计方法从顶层进行功能划分和结构设计 D.自顶向下的设计方法可以早期发现结构上的错误 .标准答案：B 6. 在verilog中，下列哪些操作一定是单bit？（）（2分） A.== B.^ C.> D.&& .标准答案：A,B,C,D 7. 下面哪些是verilog的关键字（）（2分） A.input B.assign C.write D.module .标准答案：A,B,D 8. 全球主要的FPGA厂家有（）（2分） A.Xilinx B.Altera C.Broadcom https://www.doczj.com/doc/4513814164.html,ttice .标准答案：A,B,D 9. 大规模数字逻辑设计原则，正确的说法有（）（2分） A.异步设计原则 B.组合时序电路分开原则 C.面向RTL的原则 D.先电路后代码的原则 .标准答案：B,C 10. 下面有关SRAM,DRAM的叙述，正确的有（）（2分） A.DRAM存储单元的结构比SRAM简单 B.DRAM比SRAM成本高 C.DRAM比SRAM速度快 D.DRAM要刷新，SRAM不刷新 .标准答案：A,D 11. 阻塞赋值与非阻塞赋值的差别及其各自的使用环境。（10分）标准答案：非阻塞（non-blocking)赋值语句(b
《Verilog HDL 数字集成电路设计原理与应用》上机作业 班级：******* 学号：******* 姓名：******* 题目1：数字集成电路的verilog HDL 描述与仿真。 要求：（1）学习使用Modelsim 设计和仿真软件； （2）练习教材7.2.1中的例子； （3）掌握设计代码和测试代码的编写； （4）掌握测试仿真流程； （5）掌握Modelsim 软件的波形验证方式。 解答： 题目2： 简述begin-end 语句块和fork-join 语句块的区别，并写出下面信号对应的程序代码 A B
解答： （1）begin-end语句块和fork-join语句块的区别： 1、执行顺序：begin-end语句块按照语句顺序执行，fork-join语句块所有语句均在同一时刻执行； 2、语句前面延迟时间的意义：begin-end语句块为相对于前一条语句执行结束的时间，fork-join语句块为相对于并行语句块启动的时间； 3、起始时间：begin-end语句块为首句开始执行的时间，fork-join语句块为转入并行语句块的时间； 4、结束时间：begin-end语句块为最后一条语句执行结束的时间，fork-join语句块为执行时间最长的那条语句执行结束的时间； 5、行为描述的意义：begin-end语句块为电路中的数据在时钟及控制信号的作用下，沿数据通道中各级寄存器之间的传送过程。fork-join语句块为电路上电后，各电路模块同时开始工作的过程。 （2）程序代码： Begin-end语句： module initial_tb1； reg A,B; initial begin A=0;B=1; #10 A=1;B=0; #10 B=1; #10 A=0; #10 B=0; #10 A=1;B=1; end endmodule Frk-join语句： module wave_tb2; reg A,B; parameter T=10; initial fork A=0;B=1; #T A=1;B=0; #(2*T) B=1; #(3*T) A=0; #(4*T) B=0; #(5*T) A=1;B=1; join endmodule
课程名称：FPGA与硬件描述语言 课程编码：7002301 课程学分：2学分 课程学时：32学时 适应专业：电子信息工程、电子信息工程（理工科实验班） 《FPGA与硬件描述语言》 FPGA and Hardware Describing Language 教学大纲 一、课程性质与任务 性质：本课程的授课对象为电子信息工程专业二年级本科生，课程属性为专业基础必修课，该课程讲授FPGA基本原理及结构，先进的硬件描述语言（VHDL语言），FPGA设计与应用等知识。 任务：通过对（VHDL）硬件描述语言，FPGA设计等知识的学习，掌握硬件描述语言，FPGA设计的基本知识。培养学生动手能力以及解决实际问题的能力。理解VHDL语言，学会FPGA设计方法等。 二、课程教学基本内容及要求 第一章绪论VHDL的数据和表达式 （一）教学基本要求： 掌握：VHDL程序的特点，VHDL的数据，VHDL的表达式。 了解：FPGA基本原理及结构。 （二）教学基本内容： 绪论：FPGA基本原理及结构 第一章VHDL的数据和表达式 1.1 VHDL程序的特点 1.2 VHDL程序的基本结构 1.3 VHDL的数据 1.4 VHDL的表达式 第二章VHDL的顺序描述语句 （一）教学基本要求： 掌握：信号赋值语句和变量赋值语句，if语句，case语句，null语句。 理解：loop语句。 （二）教学基本内容：
第二章VHDL的顺序描述语句 2.1信号赋值语句和变量赋值语句 2.2 if语句 2.3 case语句 2.4 loop语句 2.5 null语句 第三章VHDL的并行描述语句 （一）教学基本要求： 掌握：进程语句，并发信号赋值语句，元件例化语句。 理解：条件信号赋值语句，选择信号赋值语句。 了解：生成语句。 （二）教学基本内容： 第三章VHDL的并行描述语句 3.1进程语句 3.2并发信号赋值语句 3.3条件信号赋值语句 3.4选择信号赋值语句 3.5元件例化语句 3.6生成语句 第四章VHDL的时钟信号描述方法 （一）教学基本要求： 掌握：时钟的VHDL描述方法，时序电路中复位信号的VHDL描述方法。（二）教学基本内容： 第四章VHDL的时钟信号描述方法 4.1时钟信号的VHDL描述方法 4.2时序电路中复位信号的VHDL描述方法 第五章VHDL的有限状态机的设计 （一）教学基本要求： 掌握：有限状态机的基本概念及应用。 理解：一个Moore型有限状态机的设计实例 （二）教学基本内容： 第五章VHDL的有限状态机的设计 5.1 有限状态机的基本概念 5.2一个Moore型有限状态机的设计实例
2008/2009 学年第一学期末考试试题答案及评分标准 （B卷） 硬件描述语言及器件 使用班级：06060241/06060242 一、填空题（30分,每空格1分） 1、试举出两种可编程逻辑器件 CPLD 、 FPGA 。 2、VHDL程序的基本结构至少应包括实体、结构体两部分和对 库的引用声明。 3、1_Digital标识符合法吗？否， \12 @ +\ 呢？合法。 4、在VHDL的常用对象中，信号、变量可以被多次赋予不同的值， 常量只能在定义时赋值。 5、实体的端口模式用来说明数据、信号通过该端口的传输方向，端口模式有 in 、 Out 、 inout 、 buffer 。 6、VHDL语言中std_logic类型取值‘Z’表示高阻，取值‘X’表示不确定。 7、整型对象的范围约束通常用 range 关键词，位矢量用 downto/to 关键词。 8、位类型的初始化采用（字符/字符串）字符、位矢量用字符串。 9、进程必须位于结构体内部，变量必须定义于进程/包/子程序内部。 10、并置运算符 & 的功能是把多个位或位向量合并为一个位向量。 11、进程执行的机制是敏感信号发生跳变。 12、判断CLK信号上升沿到达的语句是 if clk’event and clk = ‘1’ then . 13、 IF 语句各条件间具有不同的优先级。
14、任何时序电路都以时钟为驱动信号，时序电路只是在时钟信号的边沿到来时， 其状态才发生改变。 15、 Moore 状态机输出只依赖于器件的当前状态，与输入信号无关。 二、判断对错并改正（12分，每小题3分） 1、CONSTANT T2：std_logic <= ’0’; （错）改正：把<= 换为:= 。 2、若某变量被定义为数值型变量，未赋初始值时默认值为‘0’。 （错）改正：把‘0’的单引号去掉。 3、在结构体中定义一个全局变量（V ARIABLES），可以在所有进程中使用。 （错）改正：“变量（V ARIABLES）”改为“信号”。 4、语句 type wr is (wr0,wr1,wr2,wr3,wr4,wr5); 定义了一个状态机变量wr， 可以直接对wr赋值。 （错）改正：语句 type wr is (wr0,wr1,wr2,wr3,wr4,wr5); 定义了一个状态机类型wr，需要定义一个该类型的对象，才可以对该对象赋值。 三、简答（8分，每小题4分） 1、简述如何利用计数器精确控制时序。 ?只要知道晶振频率f，即可知道周期T＝1/f； ?使用一个计数器，可以通过计数值n，精确知道当计数值为n时消耗的时间t＝nT； ?上例中以n为控制条件，可以控制其它信号在某时刻变高，某时刻变低，从而产生精 确时序； 例如：
《硬件描述语言与FPGA技术》 实验指导书 西北工业大学 2012/10/10
目录 实验一简单的组合逻辑设计 (3) 实验二简单分频时序逻辑电路的设计 (6) 实验三利用条件语句实现计数分频时序电路 (9) 实验四阻塞赋值与非阻塞赋值的区别 (12) 实验五用always块实现较复杂的组合逻辑电路 (16) 实验六在Verilog中使用函数 (20) 实验七在Verilog HDL中使用任务（task） (23) 实验八利用有限状态机进行时序逻辑的设计 (27) 实验九利用状态机实现比较复杂的接口设计 (32) 练习十利用SRAM设计一个FIFO (39)
实验一简单的组合逻辑设计 一、实验目的 1. 学习Quartus和ModSim两种EDA工具的使用方法； 2．掌握基本组合逻辑电路的实现方法； 3．初步了解两种基本组合逻辑电路的生成方法； 4．学习测试模块的编写； 5．通过综合和布局布线了解不同层次仿真的物理意义。 二、实验内容 本次实验采用Verilog HDL语言设计一个可综合的数据比较器，其功能是比较数据a与数据b的结果，如果两个数据相同，则输出结果1，否则给出结果0；并写出测试模型，使其进行比较全面的测试。 三、实验仪器、设备 预装了开发工具ModelSimSE、synplify的PC机。 四、实验原理 1.组合逻辑电路是指在任何时刻，输出状态只决定于同一时刻各输入状态的组合而与 电路以前状态无关，而与其他时间的状态无关。其逻辑函数如下： Li=f（A1，A2，A3……An） (i=1，2，3…m) 其中，A1~An为输入变量，Li为输出变量。 2.组合逻辑电路的特点归纳如下： ① 输入、输出之间没有返馈延迟通道； ② 电路中无记忆单元。 3.组合逻辑设计示例：可综合的数据比较器。它的功能是比较数据a与数据b，如果 两个数据相同，则给出结果1，否则给出结果0。描述组合逻辑时常使用assign 结构。注意equal=(a==b)?1:0，这是一种在组合逻辑实现分支判断时常使用的格 式。 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b);
1.assign always initial区别 always过程反复执行其中的块语句，而initial过程语句只执行一次。 assign声明用于描述组合逻辑。在always语句中，“=”表示阻塞赋值，<=表示非阻塞赋值 Assign语句应该在always语句外部使用，而且是并行计算值。在组合逻辑中使用阻塞式赋值，而在时序逻辑中需要使用非阻塞式赋值。initial语句在模拟开始时执行体内的语句， 2.触发器,锁存器,寄存器区别 触发器：包括锁存器和寄存器。锁存器：电平触发的存储单元，在有效电平时间里可以多次改变数据.优点是占触发器资源少，缺点是容易产生毛刺。在FPGA中用的很少，因为FPGA中触发器的资源非常丰富。寄存器：边沿触发的存储单元，在上升或下降沿数据变化，一个周期里只能变化一次。 3.测试程序的作用: 测试程序是用于测试其他待测试模块的硬件描述语言模块。此程序包含了向待测试模块提供输入的语句，已测试是否产生了理想的正确输出。输入和期待的输出模式成为测试向量。 4时序图定义: 答：时序图是显示了缓冲器的一个输入改变和随后输出的改变所产生的延迟的图，她描绘了输入改变时缓冲器电路的瞬间响应。 5.两种时序电路，(怎么样判断同步时序电路) 同步时序电路：如果一个由多个元件连接构成电路是同步时序电路，需满足：每一个电路元件是寄存器或组合电路,至少有一个电路元件是寄存器 所有寄存器接收同一个时钟信号,每一个环路至少包含一个寄存器 非同步时序电路称为异步电路。 6.什么是组合电路（组合电路的判断条件），什么是时序电路 答：组合电路的输出仅仅取决输入的值。时序电路的输出取决于当前的输入值和之前的输入值。组合电路没有记忆，时序电路是有记忆的。 如果一个电路由互相连接的电路组件构成，在满足以下条件时，它就是组合电路。 一，每一个电路组件本身都是组合电路 二，每一个电路节点或者是一个电路的输入，或者仅仅连接到一个电路组件的一个输出端口。 三，电路不能包含回路：进过电路的每条路径最多只能经过每个电路一次。 7.MIPS体系结构设计的四个准备/指令格式设计原则4条： 简单设计有助于规整化 加快常见功能 越小的设计越快 好的设计需要好的折中
硬件描述语言语言设计实例 1、8-3编码器 module encode_verilog ( a ,b ); input [7:0] a ; //编码器输入 wire [7:0] a ; output [2:0] b ; //编码器输出 reg [2:0] b; always @ ( a ) begin case ( a ) //编码器某一输入端口为高电平输出相应的3位二进制数 8'b0000_0001 : b<=3'b000; //0 8'b0000_0010 : b<=3'b001; //1 8'b0000_0100 : b<=3'b010; //2 8'b0000_1000 : b<=3'b011; //3 8'b0001_0000 : b<=3'b100; //4 8'b0010_0000 : b<=3'b101; //5 8'b0100_0000 : b<=3'b110; //6 8'b1000_0000 : b<=3'b111; //7 default : b<= 3'b000; //其他情况编码器输出3’b000 endcase end endmodule 2、8-3优先编码器 module p_encode_verilog ( A ,I ,GS ,EO ,EI ); //编码器以低为有效 input [7:0] I ; //编码器输入 wire [7:0] I ; input EI ; //输入使能，EI=0时，编码器正常工作 wire EI ; output [2:0] A ; //编码器输出 reg [2:0] A ; output GS ; //优先编码器工作状态标志，编码器的八个输入端有信号输入时，GS=0 reg GS ; output EO ; //输出使能， reg EO ; always @ ( I or EI ) if ( EI ) //使用if、else if表明条件的优先级顺序 begin A <= 3'b111; GS <= 1; EO <= 1; end else if ( I[7] == 0 ) begin A <= 3'b000;
关于硬件描述语言【VHDL和Verilog】 随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Verilog HDL。 究竟选择VHDL还是verilog HDL？ 这是一个初学者最常见的问题。其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。选择何种语言主要还是看人的使用习惯。如果您是集成电路(ASIC)设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。 学习HDL的几点重要提示 1.了解HDL的可综合性问题： HDL有两种用途：系统仿真和硬件实现。如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序“可综合”（即程序的功能可以用硬件电路实现）。不可综合的HDL语句在软件综合时将被忽略或者报错。应当牢记一点：“所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。” 2. 用硬件电路设计思想来编写HDL： 学好HDL的关键是充分理解HDL语句和硬件电路的关系。编写HDL，就是在描述一个电路，写完一段程序以后，应当对生成的电路有一些大体上的了解，而不能用纯软件的设计思路来编写硬件描述语言。要做到这一点，需要多实践，多思考，多总结。 3.语法掌握贵在精，不在多： 30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，在程序移植或者更换软件平台时，容易产生兼容性问题，
VerilogHDL硬件描述语言复习 一、 1. Verilog HDL 是在哪一年首次被I E E E标准化的？ 2. Verilog HDL支持哪三种基本描述方式？ 3. Verilog HDL 是由哪个公司最先开发的？ 4. Verilog HDL中的两类主要数据类型什么？ 5. U D P代表什么？ 6. 写出两个开关级基本门的名称。 7. 写出两个基本逻辑门的名称。 8. 在数据流描述方式中使用什么语句描述一个设计？ 9. 采用结构描述方式描述1位全加器。 10. i n i t i a l语句与always 语句的关键区别是什么？ 11. 采用数据流方式描述2 - 4译码器。 1 2. 找出下面连续赋值语句的错误。 assign Reset=#2 Sel^WriteBus; 二、 1. 下列标识符哪些合法，哪些非法？ C O u n T, 1_2 M a n y, \**1, R e a l?, \wait, Initial 2. 在Verilog HDL中是否有布尔类型？ 3. 如果线网类型变量说明后未赋值，其缺省值为多少？
4. Verilog HDL 允许没有显式说明的线网类型。如果是这样，怎样决定线网类型？ 5. 下面的说明错在哪里？ i n t e g e r [0:3] R i p p l e; 6. Verilog HDL有哪几大类数据类型？ 7.Verilog HDL有哪几种寄存器类型？ 三、 1. 假定长度为6 4个字的存储器, 每个字8位，编写Verilog 代码，按逆序交换存储器的内容。即 将第0个字与第6 3个字交换，第1个字与第6 2个字交换，依此类推。 2. 假定3 2位总线A d d re s s _ B u s, 编写一个表达式，计算从第11位到第2 0位的归约与非。 3. 假定一条总线C o n t ro l _ B u s [ 1 5 : 0 ]，编写赋值语句将总线分为两条总线：A b u s [ 0 : 9 ]和B b u s [ 6 : 1 ]。 4. 编写一个表达式，执行算术移位，将Qparity 中包含的8位有符号数算术移位。 5. 使用条件操作符, 编写赋值语句选择N e x t S t a t e 的值。如果C u rre n t S t a t e的值为R E S E T, 那么N e x t S t a t e的值为G O；如果C u rre n t S t a t e的值为G O，则N e x t S t a t e 的值为B U S Y；如果 C u rre n t S t a t e的值为B U S Y；则N e x t S t a t e的值为R E S E T。 6. 如何从标量变量A，B，C和D中产生总线B u s
双端口RAM在高速数据采集中的应用 利用传统方法设计的高速数据采集系统由于集成度低、电路复杂，高速运行电路干扰大，电路可靠性低，难以满足高速数据采集工作的要求。应用FPGA可以把数据采集电路中的数据缓存、控制时序逻辑、地址译码、总线接口等电路全部集成进一片芯片中，高集成性增强了系统的稳定性，为高速数据采集提供了理想的解决方案。下面以一个高速数据采集系统为例介绍双端口RAM的应用。 该系统要求实现对频率为5MHz的信号进行采样，系统的计算处理需要对信号进行波形分析，信号采样时间为25μs。根据设计要求，为保证采样波形不失真，A／D采样频率用80MHz，采样精度为8位数据宽度。计算得出存储容量需要2K字节。其系统结构框图如图3所示，图4给出了具体电路连接图。
根据设计要求，双端口RAM的LPM_WIDTH参数设置为8，LPM_WIDTHAD 参数设置为11(211=2048)，使用读写使能端及读写时钟。ADCLK、WRCLK和地址发生器的计数频率为80MHz。 A／D转换值对双端口RAM的写时序为顺序写方式，每完成一次A／D转换，存储一次数据，地址加1指向下一单元，因此写地址发生器(RAM_CONTROL)采用递增计数器实现，计数频率与ADCLK、WRCLK一致以保证数据写入时序的正确性。写操作时序由地址和时钟发生器、A／D转换时钟和双端口RAM的写时钟产生。停止采样时AD_STOP有效，写地址发生器停止计数，同时停止对RAM的写操作。将地址发生器的计数值接至DSP总线可以获取采样的首尾指针。地址发生器单元一般用(VHDL)语言编程实现，然后生成符号文件 RAM_CONTROL在上层文件调用。其部分VHDL语言程序如下： 对双端口RAM的读操作采用存储器映像方式，其读出端口接DSP的外扩RAM 总线，DSP可随机读取双端口RAM的任一单元数据，以方便波形分析。由于
第一部分：填空题 1.一般把EDA技术的发展分为CAD、CAE和EDA三个阶段，并向着ESDA方向发展。 2.EDA技术在应用设计领域主要包含哪四个方面的内容（1）HDL （2）PLD （3）EDA工具软件（4）EDA开发系统。 3．EDA技术的基本特征（1）自顶向下的设计方法；（2）采用硬件描述语言；（3）高层综合和优化；（4）并行工程；（5）开放性和标准化。 4．当前最流行的并成为IEEE标准的硬件描语言是V HDL和Verilog-HDL。 5．什么是PLD？ 答： PLD，Programmable-Logic-Device，即可编程逻辑器件。是一种具有内建结构、由用户编程以实现某种逻辑功能的新型逻辑器件。 6．SPLD的基本结构框图是什么？ 7．一般CPLD器件至少包含可编程逻辑宏单元，可编程I/O单元和可编程内部连线3种基本结构。 一般FPGA器件至少包含可编程逻辑功能块/CLB、IOB/可编程I/O块和PI/可编程内部互连三类可编程资源。 8．用PROM完成半加器/全加器的示意图。 9．使用方框图示意出采用硬件描述语言设计硬件电路进行由上而下的设计的三个层次为： 10．可编程逻辑器件的发展趋势在哪5个方面（1）向更大规模、更高集成度的片上系统方向发展（2）向低电压、低功耗的绿色器件方向发展（3）向更高速可预测延时的方向发展（4）向在PLD内嵌入多种功能模块的方向发展（5）向模数混合可编程的方向发展11．目前，在PLD器件制造与生产领域的三大公司为Altera、Xilinx和Lattice 12．FPGA的发明者是Xilinx公司；ISP编程技术的发明者是Lattice公司。 13、目前常见的可编程逻辑器件的编程和配置工艺包括基于E2PROM/Flash技术、基于 SRAM查找表的编程单元和基于反熔丝编程单元。 14、基于EPROM、E2PROM和快闪存储（flash）器件的可编程器件，在系统断电后编程信 息不丢失 15、采用SRAM结构的的可编程器件，在系统断电后编程信息丢失 16、V erilog-HDL于1983年推出，是在C语言的基础上演化而来的。 于1995年正式采纳为IEEE标准，其代号为Verilog-HDL1634-1995。 17、一个基本的Verilog-HDL程序由模块构成。 18、一个完整的Verilog-HDL设计模块包括：模块关键字和模块名、端口列表、端口定义、 和功能描述4部分。
软件设计说明
目录 1范围 (1) 1.1标识 (1) 1.2系统概述 (1) 1.3文档概述 (1) 2引用文档 (1) 3CSCI 级设计决策 (1) 4CSCI 体系结构设计 (2) 4.1CSCI部件 (2) 4.2执行方案 (3) 4.3接口设计 (3) 4.3.1接口标识和接口图 (3) 4.3.x （接口的项目唯一标识符） (4) 5CSCI 详细设计 (6) 5.X （软件单元的项目唯一标识符，或者一组软件单元的标志符） (6) 6需求可追踪性 (9) 7注解 (11) 附录A (11)
软件设计说明 1范围 1.1标识 要求：本节应包含这个文档所适用的系统和软件的完全标识，（若适用）应包括标识号、名称、缩略名、版本号及发布号。 1.2系统概述 要求： 1）本节主要描述本文档适用的系统和软件的用途； 2）概述系统开发、运行和维护的历史； 3）标识项目的投资方、需方、用户、开发方和保障机构； 4）标识当前和计划的运行现场； 5）列出其它有关文档。 1.3文档概述 本节应概述本文档的用途和内容，描述与它的使用有关的保密性或私密性考虑。 2引用文档 列出引用的所有文档，包括文档的编号、标题、修订版本和日期。 3CSCI 级设计决策 要求：本章应根据需要分节给出CSCI 级设计决策，即CSCI 行为设计的决策（忽略其内部实现，从用户角度出发描述系统将怎样运转以满足需求）和其它影响组成该CSCI 的软件单元的选择与设计的决策。如果在需求中所有这些决策是明确的，或者这些决策要推迟到CSCI 的软件单元的设计时指出，则本章应如实陈述。 针对关键性需求（例如对安全性、保密性、私密性等需求）作出的设计决策，应在专门的章节中加以叙述。 CSCI 级设计决策的例子如下： 1）关于CSCI 将接收的输入和将产生的输出的设计决策，包括与其它系统、HWCI、CSCI 和用户的接口（本文档的4.3.x 节指出本说明要考虑的主题）； 2）有关响应每个输入或条件的CSCI 行为的设计决策，包括CSCI 要执行的动作、响应时间和其它性能特性，模型化的物理系统的说明，选定的方程式/算法/规则，以及对不允许的输入或条件进行的处理； 3）有关数据库/数据文件如何呈现给用户的设计决策（本文档的4.3.x 节标识了本说明
硬件描述语言期末复习整理 1、EDA：Electronic Design Automation 现代电子设计技术的核心是EDA（Electronic Design Automation）技术。 EDA技术就是依靠功能强大的电子计算机，在EDA工具软件平台上完成电子系统的设计工作。 2、20世纪90年代以来，微电子工艺有了惊人的发展，工艺水平已经达到了深亚微米级（通常把0.8－0.35um称为亚微米，0.25um及其以下称为深亚微米） 3、用EDA技术设计电路可以分为不同的技术环节，每一个环节中必须有对应的软件包或专用的EDA工具独立处理。 4、EDA工具大致可以分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）以及下载器等5个模块。 一般的设计输入编辑器都支持图形输入和HDL文本输入 图形输入通常包括原理图输入、状态图输入和波形图输入三种常用方法。 5、在EDA技术中仿真的地位非常重要，行为模型的表达、电子系统的建模、逻辑电路的验证以及门级系统的测试，每一步都离不开仿真器的模拟检测。 在EDA发展的初期，快速地进行电路逻辑仿真是当时的核心问题，即使在现在，各个环节的仿真仍然是整个EDA设计流程中最重要、最耗时的一个步骤。因此，仿真器的仿真速度、仿真的准确性和易用性成为衡量仿真器的重要指标。 6、硬件描述语言诞生的初衷是用于设计逻辑电路的建模和仿真 HDL综合器是将硬件描述语言转化为硬件电路的重要工具。 7、HDL综合器的输出文件一般是网表文件，是一种用于电路设计数据交换和交流的工业标准化格式的文件，或是直接用硬件描述语言HDL表达的标准格式的网表文件，或是对应FPGA/CPLD器件厂商的网表文件。 8、电路网表（逻辑图）由元件名N、模型M、输入端信号PI、输出端信号PO四部分组成，是唯一确定电路连接关系的数据结构。即：E=（N，M，PI，PO） 9、常用的编程语言 C、Pascal、Fortran、Basic或汇编语言-算法研究 硬件描述语言-设计和制造硬件逻辑专用电路 10、实时系统不能采用通用计算机系统，自行设计非常轻便小巧的高速专用硬件系统来完成该任务。 11、FPGA-用高密度的FPGA（从几万门、几十万门到几百万门）来构成完成算法所需的电路系统是一种较好的办法。 FPGA是一种通用的器件，它的基本结构决定了对某一种特殊应用，性能不如专用的ASIC 电路。 专用集成电路-利用现成的微处理机IP核或根据某一特殊应用设计的微处理机核（也可以没有微处理机核），并结合专门设计的高速ASIC运算电路，能设计出性能价格比最高的理想数字信号处理系统。 12、传统的设计方法：查用器件手册；选用合适的微处理器和电路芯片；设计面包板和线路板；调试；定型；设计复杂的系统（几十万门以上）极其困难。 13、美国和中国台湾地区逻辑电路设计和制造厂家大都以Verilog HDL为主。 1、可编程逻辑器件（PLD）是一种能将数字系统实现在硬件电路上的设备，即能在现场规
目录 1、双向电路的基本格式 (2) 2、控制条件 (3) 2.1、双向信号作一个信号的输入,作另一信号的输出 (3) 2.2、双向信号既做输出又做输出 (4) 3、实例说明-INOUT端口仿真暨三态门仿真 (6) 3.1、三态门的原理与仿真三态总线 (6) 3.3、VHDL 的三态门实现与仿真 (7) 参考文献 (12)
VHDL语言程序设计中INOUT端口的使用与实例分析 摘要：VHDL是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Description Language。与另外一门硬件描述语言Verilog HDL相比，VHDL 更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且VHDL 具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件设计者的青睐。但是，VHDL是一门语法相当严格的语言，易学性差，特别是对于刚开始接触VHDL的设计者而言，经常会因某些小细节处理不当导致综合无法通过。VHDL共定义了5种类型的端口，分别是In, Out,Inout, Buffer及Linkage，实际设计时只会用到前四种。本文主要讨论讨论如何正确使用INOUT端口。 关键词：VHDL；INOUT端口；三态门原理 1、双向电路的基本格式 工程应用中,双向电路是设计者不得不面对的问题.在实际应用中,数据总线往往是双向的.如何正确处理数据总线是进行时序逻辑电路设计的基础.在程序设计过程中,关键技术在于:实体部分必须对端口属性进行申明,端口属性必须为inout类型,在构造体需要对输出信号进行有条件的高阻控制.在双向电路的处理问题上,常用的处理方式有两种,在介绍双向电路的处理方式之前,先看看双向电路的基本格式: ENTITY bidir_pin IS ( bidir : INOUT std_logic; oe, clk, from_core : IN std_logic; to_core : OUT std_logic; …… END bidir_pin; ARCHITECTURE behavior OF bidir_pin IS BEGIN