1.特征尺寸（Critical Dimension,CD）的概念
特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。②在双极技术中，特征尺寸通常指接触孔的尺寸。
2.集成电路制造步骤：
①Wafer preparation(硅片准备)
②Wafer fabrication (硅片制造)
③Wafer test/sort (硅片测试和拣选)
④Assembly and packaging (装配和封装)
⑤Final test(终测)
3.单晶硅生长：直拉法（CZ法）和区熔法（FZ法）。区熔法（FZ法）的特点使用掺杂好的多晶硅棒；优点是纯度高、含氧量低；缺点是硅片直径比直拉的小。
4.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。例如迁移率，界面态等。MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。
5.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。
氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。
氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。
氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2
②湿氧氧化：Si ＋H2O ＋O2 →SiO2+H2
③水汽氧化：Si ＋H2O →SiO2 ＋H2
硅的氧化温度：750 ℃～1100℃
6.硅热氧化过程的分为两个阶段：
第一阶段：反应速度决定氧化速度，主要因为氧分子、水分子充足，硅原子不足。
第二阶段：扩散速度决定氧化速度，主要因为氧分子、水分子不足，硅原子充足
7.在实际的SiO2 – Si 系统中，存在四种电荷。
①. 可动电荷：指Na＋、K＋离子，来源于工艺中的化学试剂、器皿和各种沾污等。
②. 固定电荷：指位于SiO2 –Si 界面2nm以内的过剩硅离子，可采用掺氯氧化降低。
③. 界面态：指界面陷阱电荷(缺陷、悬挂键），可以采用氢气退火降低。
④. 陷阱电荷：由辐射产生。
8.（硅热氧化）掺氯氧化工艺
在氧化工艺中，通常在氧化系统中通入少量的HCl气体（浓度在3％以下）以改善SiO2 – Si的界面特性。其优点：
①.氯离子进入SiO2－Si界面与正电荷中和以减少界面处的电荷积累。
②.氧化前通入氯气处理氧化系统以减少可动离子沾污。
9.SiO2-Si界面的杂质分凝（Dopant Segregation）：高温过程中，杂质在两种
材料中重新分布，氧化硅吸引受主杂质（B）、排斥施主杂质（P、As）。
10.SiO2在集成电路中的用途
①栅氧层：做MOS结构的电介质层（热生长）
②场氧层：限制带电载流子的场区隔离（热生长或沉积）
③保护层：保护器件以免划伤和离子沾污（热生长）
④注入阻挡层：局部离子注入掺杂时，阻挡注入掺杂（热生长）
⑤垫氧层：减小氮化硅与硅之间应力（热生长）
⑥注入缓冲层：减小离子注入损伤及沟道效应（热生长）
⑦层间介质：用于导电金属之间的绝缘（沉积）
11.硅热氧化工艺中影响二氧化硅生长的因素
①氧化温度；
②氧化时间；
③掺杂效应：重掺杂的硅要比轻掺杂的氧化速率快
④硅片晶向：<111>硅单晶的氧化速率比<100>稍快
⑤反应室的压力：压力越高氧化速率越快
⑥氧化方式：湿氧氧化比干氧氧化速度快
12.热生长氧化层与沉积氧化层的区别
①结构及质量：热生长的比沉积的结构致密，质量好。
②成膜温度：热生长的比沉积的温度高。可在400℃获得沉积氧化层，在第一层金属布线形成完进行，做为金属之间的层间介质和顶层钝化层。
③硅消耗：热生长的消耗硅，沉积的不消耗硅。
13.杂质在硅中的扩散机制
①间隙式扩散；②替位式扩散。
14.扩散杂质的余误差函数分布特点（恒定表面源扩散属于此分布）
①杂质表面浓度由该种杂质在扩散温度下的固溶度所决定。当扩散温度不变时，表面杂质浓度维持不变；
②扩散时间越长，扩散温度越高，则扩散进入硅片内的杂质总量就越多；
③扩散时间越长，扩散温度越高，杂质扩散得越深。
15.扩散杂质的高斯分布特点（有限源扩散属于此分布）
①在整个扩散过程中，杂质总量保持不变；
②扩散时间越长，扩散温度越高，则杂质扩散得越深，表面浓度越低；
③表面杂质浓度可控。
16.结深的定义
杂质扩散浓度分布曲线与衬底掺杂浓度曲线交点的位置称为结深。
17.离子注入的概念：
离子注入是在高真空的复杂系统中，产生电离杂质并形成高能量的离子束，入射到硅片靶中进行掺杂的过程。
18.离子注入工艺相对于热扩散工艺的优缺点：
优点：①精确地控制掺杂浓度和掺杂深度；②可以获得任意的杂质浓度分布；
③杂质浓度均匀性、重复性好；④掺杂温度低；⑤沾污少；⑥无固溶度极限。
缺点：①高能杂质离子轰击硅原子将产生晶格损伤；②注入设备复杂昂贵。
19.离子注入效应
沟道效应：当注入离子未与硅原子碰撞减速，而是穿透了晶格间隙时就发生了沟道效应。控制沟道效应的方法：①倾斜硅片；②缓冲氧化层；③硅预非晶化（低能量（1KEV）浅注入应用非常有效）；④使用质量较大的原子。
注入损伤：高能杂质离子轰击硅原子将产生晶格损伤。消除晶格损伤的方法：
①注入缓冲层；②离子注入退火工艺。
20.离子注入退火
工艺目的：消除晶格损伤，并且使注入的杂质转入替位位置从而实现电激活。
①高温热退火
通常的退火温度：＞950℃，时间：30分钟左右
缺点：高温会导致杂质的再分布。
②快速热退火
采用RTP，在较短的时间（10－3～10－2秒）内完成退火。
优点：杂质浓度分布基本不发生变化
21.在先进的CMOS 工艺中，离子注入的应用
①深埋层注入；②倒掺杂阱注入；③穿通阻挡层注入；④阈值电压调整注入；
⑤轻掺杂漏区（LDD）注入；⑥源漏注入；⑦多晶硅栅掺杂注入；⑧沟槽电容器注入；⑨超浅结注入；⑩绝缘体上的硅（SOI）中的氧注入。
22.部分离子注入工艺的作用
①深埋层注入：高能（大于200KEV）离子注入，深埋层的作用：减小衬底
横向寄生电阻，控制CMOS的闩锁效应。
②倒掺杂阱注入：高能量离子注入使阱中较深处杂质浓度较大，倒掺杂阱改进CMOS器件的抗闩锁和穿通能力。
③穿通阻挡层注入：作用：防止亚微米及以下的短沟道器件源漏穿通，保证源漏耐压。
④轻掺杂漏区（LDD）注入：减小最大电场，增强抗击穿和热载流子能力。
⑤超浅结注入：大束流低能注入。作用：抑制短沟道效应
23.光刻的概念
光刻是把掩膜版上的电路图形精确地转移到硅片表面光刻胶膜上的过程。光刻是集成电路制造的关键工艺。
24.光刻工艺的8个基本步骤：
①气相成底膜；②旋转涂胶；③软烘；④对准和曝光；⑤曝光后烘培（PEB）；
⑥显影；⑦坚膜烘培；⑧显影检查。
25.什么是光刻胶、光刻胶的用途、光刻对光刻胶的要求
光刻胶是一种有机化合物，它受紫外线曝光后在显影液中的溶解度发生显著变化，而未曝光的部分在显影液中几乎不溶解。
光刻胶的用途：①做硅片上的图形模版（从掩膜版转移到硅片上的图形）；②在后续工艺中，保护下面的材料（例如刻蚀或离子注入）。
光刻对光刻胶的要求：①分辨率高；②对比度好；③敏感度好；④粘滞性好
⑤粘附性好；⑥抗蚀性好；⑦颗粒少。
26.正胶和负胶区别
正胶：曝光的部分易溶解，占主导地位；负胶：曝光的部分不易溶解。负胶的粘附性和抗刻蚀性能好，但分辨率低。
27.数值孔径（NA）
28.分辨率（R）
分辨率是将硅片上两个相邻的关键尺寸图形区分开的能力。分辨率是光刻中一个重要的性能指标。
k为工艺因子，范围是0.6～0.8；λ为光源的波长；NA为曝光系统的数值孔径。
提高分辨率的方法：
①减小工艺因子k：先进曝光技术
②减小光源的波长：汞灯→准分子激光（→等离子体）
③增大介质折射率：浸入式曝光
④增大θm：增大透镜半径、减小焦距
29.焦深（DOF）
焦深是焦点上下的一个范围，在这个范围内图像连续保持清晰。焦深类似照相的景深，集成电路光刻中的景深很小，一般在1.0μm左右。焦深限制光刻胶厚度，并要求表面平坦化
30.刻蚀的概念、工艺目的、分类、应用
概念：用化学或物理的方法，有选择地去除硅片表面层材料的过程称为刻蚀。
工艺目的：把光刻胶图形精确地转移到硅片上，最后达到复制掩膜版图形的目的。刻蚀是在硅片上复制图形的最后图形转移工艺，是集成电路制造的重要工艺之一。
刻蚀的分类：①按工艺目的分类：有图形刻蚀、无图形刻蚀。无图形刻蚀：材料去除和回蚀。②按工艺手段分类：干法刻蚀和湿法刻蚀。③按刻蚀材料分类：金属刻蚀、介质刻蚀、硅刻蚀。
应用：在硅片上制作不同的特征图形，包括选择性氧化的氮化硅掩蔽层、沟槽隔离和硅槽电容的沟槽、多晶硅栅、金属互联线、接触孔和通孔。
31.干法刻蚀与湿法刻蚀
把硅片置于气态产生的等离子体，等离子体中的带正电离子物理轰击硅片表面，等离子体中的反应粒子与硅片表面发生化学反应，从而去除暴露的表面材料。干法刻蚀用物理和化学方法，可实现各向异性刻蚀，能实现图形的精确转移。干
法刻蚀是集成电路刻蚀工艺的主流技术，广泛用于有图形刻蚀、回蚀和部分材料去除工艺。
把硅片置于液体化学试剂，化学腐蚀液与硅片表面发生化学反应，从而去除暴露的表面材料。湿法刻蚀用化学方法，一般是各向同性刻蚀，不能实现图形的精确转移。湿法刻蚀基本只用于部分材料去除工艺。
32.干法刻蚀的优缺点（与湿法刻蚀比）
优点：①刻蚀剖面各向异性，非常好的侧壁剖面控制；②好的CD控制；③最小的光刻胶脱落或粘附问题；④好的片内、片间、批间的刻蚀均匀性；⑤化学品使用费用低。（为什么现代集成电路工艺多采用干法刻蚀？）
缺点：①对下层材料的刻蚀选择比较差；②等离子体诱导损伤；③设备昂贵。
33.刻蚀参数
①刻蚀速率；②刻蚀偏差；③选择比；④均匀性；⑤刻蚀剖面。
34.ULSI对刻蚀的要求
①对不需要刻蚀的材料（主要是光刻胶和下层材料）的高选择比；②可接受产能的刻蚀速率；③好的侧壁剖面控制；④好的片内均匀性；⑤低的器件损伤；
⑥宽的工艺窗口。
35.为什么0.25微米以下工艺的干法刻蚀需要高密度等离子体？
传统的RIE系统等离子体离化率最大0.1%，因而需要较多的气体以产生足够的粒子。较高的气压使得粒子碰撞频繁，反应粒子很难进入小尺寸高深宽比图形，反应产物也很难排出。高密度等离子体的离化率达到10%，用于0.25微米以下的工艺。
36.为什么多晶硅的干法刻蚀要采用氯基气体而不是氟基气体？
不用SF6等F基气体是因为Cl基气体刻蚀多晶硅对下层的栅氧化层有较高的选择比。
37.化学气相沉积CVD的概念
（Chemical Vapor Deposition）化学气相沉积是利用电阻加热、等离子体、光辐射等能源使某些气态物质发生化学反应，生成固态物质并沉积在衬底表面形成薄膜的过程。
38.集成电路对薄膜的要求
①好的台阶覆盖能力；②填充高深宽比间隙的能力；③好的厚度均匀性；④高纯度和高密度；⑤受控制的化学剂量；⑥高度的结构完整性和低的应力；⑦好的电学特性；⑧对衬底材料或下层膜有好的粘附性。
39.描述CVD生长的简化过程。写出影响CVD生长速率的因素
自己整理影响CVD生长速率的因素：①质量传输限制（常压CVD）；②表面反应限制（低压CVD）；③CVD气流动力学；④CVD反应中的压力。
40.异类反应和同类反应
异类反应：反应发生在硅片表面或非常接近表面。
同类反应：反应发生在离硅片很远的高空。
必须避免同类反应生成薄膜束状物，同类反应产生的薄膜粘附性差、质量差、均匀性差。
41.常压CVD系统（APCVD）
质量输运限制为主、气流控制要求高。优点：沉积速度高。缺点：膜致密性差、颗粒多，气体消耗大、硅片不可密集摆放，台阶覆盖差（主要决定于反应气体）。
42.低压CVD系统（LPCVD）
反应速度限制为主、温度控制要求高。优点：膜致密、颗粒少，硅片可密集摆放，台阶覆盖较好（主要决定于反应气体）。缺点：速度较慢。
43.在APCVD SiO2时掺杂PH3，形成磷硅玻璃（PSG）。优点：吸附可动离子
电荷改善器件界面，降低玻璃的软化点温度易于平坦化。缺点：易吸潮，一般控制P2O5的含量在4％以下。
44.沉积多晶硅采用什么CVD工具？掺杂的Poly－Si的主要用途。写出掺杂的
Poly－Si做栅电极的6个原因。
沉积多晶硅采用LPCVD。
用途：①掺杂的Poly－Si在MOS器件中用做栅电极；②掺杂的Poly－Si做多晶电阻及桥联；③PIP电容的上下电极。
掺杂的Poly－Si做栅电极的原因：
①通过掺杂可得到特定的电阻；②与SiO2有优良的界面特性；③和后续高温工艺的兼容性；④比金属电极（如Al）更高的可靠性；⑤在陡峭的结构上沉积的均匀性；⑥实现栅的自对准工艺。
45.蒸发的优缺点
优点：①成膜速率高（能蒸发5微米厚的铝膜）；②金属膜纯度高
缺点：①台阶覆盖能力差；②不能沉积金属合金
46.溅射的优缺点
优点：①台阶覆盖能力好；②能沉积金属合金；③能进行原位溅射刻蚀
缺点：溅射速率低, 金属膜含氩
47.电镀的优缺点
优点：非常好的间隙填充能力，成本低、温度低
缺点：需要导电种子层，控制复杂
48.高能离子轰击
①离子反射（能量很小）；②离子吸附（<10eV），能量转化热能；③离子注入（>10keV），能量改变结构；④溅射（0.5keV~5keV），溅射原子能量10~50eV。
49.铝互连的优缺点
优点：①电阻率低；②铝的成本低；③与硅和二氧化硅的粘附性好；④易于沉积成膜（蒸发、溅射）；⑤易于刻蚀；⑥抗腐蚀性能好，因为铝表面总是有一层抗腐蚀性好的氧化层（Al2O3）；⑦接触电阻低（欧姆接触）。
缺点：①结穿刺现象；②电迁移现象。
50.铝的结穿刺现象
在纯铝和硅的界面加热合金化过程中（450～500℃），硅开始溶解在铝中直到在铝中的浓度达到0.5％，该过程消耗硅并在硅中形成空洞，可穿透浅结，
引起短路。
解决方法：①使用含硅（1~2%）的铝合金，铝中硅已饱和，抑制硅向铝中扩散；②引入阻挡层金属（例如TiN）以抑制硅扩散。
51.电迁移现象
当金属线流过大密度的电流时，电子和金属原子的碰撞引起金属原子的移动导致金属原子的消耗和堆积。电迁移现象会造成金属线开路、两条邻近的金属线短路。纯铝的电迁移现象非常严重。
解决方法：使用含0.5 %铜的铝合金
52.铜互连的优点及采取的工艺措施
优点：①电阻率更低；②电流密度高：抗电迁徙能力好于铝，铜合金中加入Al或Ti进一步增强抗电迁移；③更少的工艺步骤：采用大马士革方法，减少20％～30％；④易于沉积（铜CVD、电镀铜）；⑤铜的成本低。
缺点：①不能干法刻蚀铜；②铜在硅和二氧化硅中扩散很快，芯片中的铜杂质沾污使电路性能变坏；③抗腐蚀性能差；④粘附性差。
工艺措施：①采用大马士革工艺回避干法刻蚀铜；②采用电镀来满足大马士革工艺对间隙填充的要求；③用阻挡层金属（例如Ta）增强粘附阻挡扩散；④用金属钨做底层金属解决了器件的铜沾污。
53.硅化物及其作用
硅化物是在高温下难熔金属（通常是钛Ti、钴Co）与硅反应形成的金属化合物（如TiSi2、CoSi2 ）。其作用：①降低器件寄生电阻；②降低接触电阻；
③作为金属与硅之间的粘合剂。
54.化学机械平坦化CMP
（Chemical Mechanical Planarization）也称为化学机械抛光CMP（Chemical Mechanical Polish）是通过化学反应和机械研磨相结合的方法对表面起伏的硅片进行平坦化的过程。
55.CMP技术的优点
①全局平坦化，台阶高度可控制到50?左右；②平坦化不同的材料；③平坦化多层材料；④减小严重表面起伏；⑤能配合制作金属图形（大马士革工艺）；
⑥改善金属台阶覆盖；⑦减少缺陷；⑧不使用危险气体。
56.3.0μm CMOS集成电路工艺技术工艺流程
①双阱工艺:备片→初氧氧化→光刻N阱区→N阱磷注入→刻蚀初氧层→光刻P阱区→P阱硼注入→阱推进
②LOCOS隔离工艺:垫氧氧化→氮化硅沉积→光刻有源区→光刻NMOS管场区→NMOS管场区硼注入→场区选择氧化
③多晶硅栅结构工艺：去除氮化硅→栅氧化→多晶硅沉积→多晶掺磷→光刻多晶硅
④源/漏（S/D）注入工艺：光刻NMOS管源漏区→NMOS管源漏区磷注入→光刻PMOS管源漏区→PMOS管源漏硼注入
⑤金属互连的形成：BPSG沉积→回流/增密→光刻接触孔→溅射Si-Al-Cu →光刻金属互连
⑥制作压点及合金：钝化→光刻压焊窗口→合金
⑦参数测试
57.先进的0.18μm CMOS集成电路工艺技术1~7大工艺步骤
①双阱工艺；②浅槽隔离工艺；③多晶硅栅结构工艺；④轻掺杂漏（LDD）工艺；⑤侧墙形成工艺；⑥源/漏（S/D）注入工艺；⑦接触形成工艺；
58.倒掺杂阱技术：
连续三次离子注入
①第一次高能量（＞200KEV）、深结（~1.0μm）倒掺杂注入，以减小CMOS 器件的闭锁效应；
②第二次中能量注入，以保证源漏击穿电压；
③第三次小剂量注入，以调整阈值电压。
59.LOCOS隔离原理：
通过NMOS场区的硼注入及场区选择氧化，增加场区的表面掺杂浓度及场区氧化层厚度，从而提高寄生NMOS管的阈值电压，使该阈值电压大于Vcc，实现了NMOS管之间的隔离。LOCOS隔离的缺点：①鸟嘴浪费有源区面积影响集成度；
②横向尺寸不能精确控制。
60.浅槽隔离STI（Shallow Trench Isolation）
浅槽隔离是在衬底上通过刻蚀槽、氧化物填充及氧化物平坦化等步骤，制作
晶体管有源区之间的隔离区的一种工艺。它取代了LOCOS隔离工艺。
优点：提高电路的集成度，改善电路的抗闩锁性能。
61.轻掺杂漏（LDD）工艺目的
减小源漏间的穿通和沟道漏电，提高源漏击穿电压。
62.侧墙工艺目的
侧墙用来环绕多晶硅栅侧壁阻挡大剂量的S/D注入以免其接近沟道导致源漏穿通。
课程设计 班级： 姓名： 学号： 成绩： 电子与信息工程学院 电子科学系
CMOS二输入与非门的设计 一、概要 随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。 集成电路有两种。一种是模拟集成电路。另一种是数字集成电路。本论文讲的是数字集成电路版图设计的基本知识。然而在数字集成电路中CMOS与非门的制作是非常重要的。 二、CMOS二输入与非门的设计准备工作 1.CMOS二输入与非门的基本构成电路 使用S-Edit绘制的CMOS与非门电路如图1。 图1 基本的CMOS二输入与非门电路
2.计算相关参数 所谓与非门的等效反相器设计，实际上就是根据晶体管的串并联关系，再根据等效反相器中的相应晶体管的尺寸，直接获得与非门中各晶体管的尺寸的设计方法。具体方法是：将与非门中的VT3和VT4的串联结构等效为反相器中的NMOS 晶体管，将并联的VT 1、VT 2等效PMOS 的宽长比(W/L)n 和(W/L)p 以后，考虑到VT3和VT4是串联结构，为保持下降时间不变，VT 3和VT 4的等线电阻必须减小为一半，即他们的宽长比必须为反相器中的NMOS 的宽长比增加一倍，由此得到(W/L)VT3,VT4=2(W/L)N 。 因为考虑到二输入与非门的输入端IN A 和IN B 只要有一个为低电平，与非门输出就为高电平的实际情况，为保证在这种情况下仍能获得所需的上升时间，要求VT 1和VT 2的宽长比与反相其中的PMOS 相同，即(W/L)VT1,VT2=(W/L)P 。至此，根据得到的等效反向器的晶体管尺寸，就可以直接获得与非门中各晶体管的尺寸。 如下图所示为t PHL 和t PLH ，分别为从高到低和从低到高的传输延时，通过反相器的输入和输出电压波形如图所示。给其一个阶跃输入，并在电压值50%这一点测量传输延迟时间，为了使延迟时间的计算简单，假设反相器可以等效成一个有效的导通电阻R eff ，所驱动的负载电容是C L 。 图2 反相器尺寸确定中的简单时序模型 对于上升和下降的情况，50%的电都发生在： L eff C R 69.0=τ 这两个Reff 的值分别定义成上拉和下拉情况的平均导通电阻。如果测量t PHL 和t PLH ，可以提取相等的导通电阻。 由于不知道确定的t PHL 和t PLH ，所以与非门中的NMOS 宽长比取L-Edit 软件中设计规则文件MOSIS/ORBIT 2.0U SCNA Design Rules 的最小宽长比及最小长度值。 3.分析电路性质 根据数字电路知识可得二输入与非门输出AB F =。使用W-Edit 对电路进行仿真后得到的结果如图4和图5所示。
集成电路制造工艺流程之详细解答 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.99999999999。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多
课程设计任务书 学生姓名：王帅军专业班级：电子1103班 指导教师：封小钰工作单位：信息工程学院 题目: CMOS异或门 初始条件： 计算机、ORCAD软件、L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：2周 2、技术要求： （1）学习ORCAD和L-EDIT软件。 （2）设计一个CMOS异或门电路。 （3）利用ORCAD和L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2014.12.29布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2014.12.29-12.31学习ORCAD和L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。 2015.1.1-1.8对CMOS异或门电路进行设计仿真工作，完成课设报告的撰写。 2015.1.9 提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
目录 摘要............................................................................................................................................. I Abstract ...................................................................................................................................... I I 1绪论 (1) 2 异或门介绍 (2) 3仿真电路设计 (3) 3.1 ORCAD软件介绍 (3) 3.2仿真电路原理图 (4) 3.3仿真分析 (5) 4版图设计 (8) 4.1 L-EDIT软件介绍 (8) 4.2版图绘制 (8) 4.3 CMOS异或门版图DRC检查 (10) 5心得体会 (11) 参考文献 (12) 附录 (123)
） 课程设计任务书 学生姓名：王伟专业班级：电子1001班 指导教师：刘金根工作单位：信息工程学院题目: 基于CMOS的二输入与门电路 初始条件： 计算机、Cadence软件、L-Edit软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） & 1、课程设计工作量：2周 2、技术要求： （1）学习Cadence IC软件和L-Edit软件。 （2）设计一个基于CMOS的二输入的与门电路。 （3）利用Cadence和L-Edit软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 | 学习Cadence IC和L-Edit软件，查阅相关资料，复习所设计内容的基本理论知识。 对二输入与门电路进行设计仿真工作，完成课设报告的撰写。 提交课程设计报告，进行答辩。 指导教师签名：年月日系主任（或责任教师）签名：年月日
目录 # 摘要 (2) 绪论…....………………………………………….………………….. ..3 一、设计要求 (4) 二、设计原理 (4) 三、设计思路 (4) 3.1、非门电路 (4) 3.2、二输入与非门电路 (6) 、二输入与门电路 (8) } 四、二输入与门电路设计 (9) 4.1、原理图设计 (9) 4.2、仿真分析 (10) 4.3、生成网络表 (13) 五、版图设计........................ (20) 、PMOS管版图设计 (20) 、NMOS管版图设计 (22) 、与门版图设计 (23)
集成电路制造工艺流程 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多
电子科学与技术系 课程设计 中文题目：CMOS二输入与非门的设计 英文题目: The design of CMOS two input NAND gate 姓名：张德龙 学号： 1207010128 专业名称：电子科学与技术 指导教师：宋明歆 2015年7月4日
CMOS二输入与非门的设计 张德龙哈尔滨理工大学电子科学与技术系 [内容摘要]随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。 集成电路有两种。一种是模拟集成电路。另一种是数字集成电路。本次课程设计将要运用S-Edit、L-edit、以及T-spice等工具设计出CMOS二输入与非门电路并生成spice文件再画出电路版图。 [关键词]CMOS二输入与非门电路设计仿真
目录 1.概述 (1) 2.CMOS二输入与非门的设计准备工作 (1) 2-1 .CMOS二输入与非门的基本构成电路 (1) 2-2.计算相关参数 (2) 2-3.电路spice文件 (3) 2-4.分析电路性质 (3) 3、使用L-Edit绘制基本CMOS二输入与非门版图 (4) 3-1.CMOS二输入与非门设计的规则与布局布线 (4) 3-2.CMOS二输入与非门的版图绘制与实现 (5) 4、总结 (6) 5、参考文献 (6)
1．概述 本次课程设计将使用S-Edit画出CMOS二输入与非门电路的电路图，并用T-spice生成电路文件，然后经过一系列添加操作进行仿真模拟，计算相关参数、分析电路性质，在W-edit中使电路仿真图像，最后将电路图绘制电路版图进行对比并且做出总结。 2.CMOS二输入与非门的设计准备工作 2-1 .CMOS二输入与非门的基本构成电路 使用S-Edit绘制的CMOS与非门电路如图1。 图1 基本的CMOS二输入与非门电路 1
第1章 集成电路的基本制造工艺 1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。 第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题 2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2 所示。 提示：先求截锥体的高度 up BL epi mc jc epi T x x T T -----= 然后利用公式： b a a b WL T r c -? = /ln 1ρ ， 2 1 2?? =--BL C E BL S C W L R r b a a b WL T r c -? = /ln 3ρ 321C C C CS r r r r ++= 注意：在计算W 、L 时, 应考虑横向扩散。 2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。 2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。给出设计条件如下： 答： 解题思路 ⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图 ①先画发射区引线孔； ②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边；
目录 1．目的与任务 (1) 2.教学内容基要求 (1) 3.设计的方法与计算分析 (1) 3.1 74H C138芯片简介 (1) 3.2 电路设计 (3) 3.3功耗与延时计算 (6) 4.电路模拟 (14) 4.1直流分析 (15) 4.2 瞬态分析 (17) 4.3功耗分析 (19) 5.版图设计 (19) 5.1 输入级的设计 (19) 5.2 内部反相器的设计 (19) 5.3输入和输出缓冲门的设计 (22) 5.4内部逻辑门的设计 (23) 5.5输出级的设计 (24) 5.6连接成总电路图 (24) 5.3版图检查 (24) 6.总图的整理 (26) 7.经验与体会 (26) 8.参考文献 (26) 附录 A 电路原理图总图 (28) 附录B总电路版图 (29)
集成 1. 目的与任务 本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。 2. 教学内容基本要求 2.1课程设计题目及要求 器件名称：3-8译码器的74HC138芯片 要求电路性能指标： ⑴可驱动10个LSTTL 电路（相当于15pF 电容负载）； ⑵输出高电平时，OH I ≤20uA, min ,OH V =4.4V; ⑶输出低电平时， OL I ≤4mA ， man OL V , =0.4V ⑷输出级充放电时间r t = f t ， pd t ＜25ns ； ⑸工作电源5V ，常温工作，工作频率work f =30MHZ ，总功耗 max P =15mW 。 2.2课程设计的内容 1. 功能分析及逻辑设计； 2. 电路设计及器件参数计算； 3. 估算功耗与延时； 4. 电路模拟与仿真； 5. 版图设计； 6. 版图检查：DRC 与LVS ； 7. 后仿真(选做)； 8. 版图数据提交。 2.3课程设计的要求与数据 1. 独立完成设计74HC138芯片的全过程； 2. 设计时使用的工艺及设计规则： MOSIS:mhp_ns5； 3. 根据所用的工艺，选取合理的模型库； 4. 选用以lambda(λ)为单位的设计规则； 3. 设计的方法与计算分析 3.1 74HC138芯片简介
C M O S集成电路制造工艺 流程 Company number：【0089WT-8898YT-W8CCB-BUUT-202108】
陕西国防工业职业技术学院课程报告 课程微电子产品开发与应用 论文题目CMOS集成电路制造工艺流程 班级电子3141 姓名及学号王京（24#） 任课教师张喜凤 目录
CMOS集成电路制造工艺流程 摘要：本文介绍了CMOS集成电路的制造工艺流程，主要制造工艺及各工艺步骤中的核心要素，及CMOS器件的应用。 引言：集成电路的设计与测试是当代计算机技术研究的主要问题之一。硅双极工艺面世后约3年时间，于1962年又开发出硅平面MOS工艺技术，并制成了MOS集成电路。与双极集成电路相比，MOS集成电路的功耗低、结构简单、集成度和成品率高，但工作速度较慢。由于它们各具优劣势，且各自有适合的应用场合，双极集成工艺和MOS集成工艺便齐头平行发展。 关键词：工艺技术，CMOS制造工艺流程 1.CMOS器件 CMOS器件，是NMOS和PMOS晶体管形成的互补结构，电流小，功耗低，早期的CMOS电路速度较慢，后来不断得到改进，现已大大提高了速度。 分类 CMOS器件也有不同的结构，如铝栅和硅栅CMOS、以及p阱、n阱和双阱CMOS。铝栅CMOS和硅栅CMOS的主要差别，是器件的栅极结构所用材料的不同。P阱CMOS，则是在n型硅衬底上制造p沟管，在p阱中制造n沟管，其阱可采用外延法、扩散法或离子注入方法形成。该工艺应用得最早，也是应用得最广的工艺，适用于标准CMOS电路及CMOS与双极npn兼容的电路。N阱CMOS，是在p型硅衬底上制造n沟晶体管，在n阱中制造p沟晶体管，其阱一般采用离子注入方法形成。该工艺可使NMOS晶体管的性能最优化，适用于制造以NMOS为主的CMOS以及E/D－NMOS和p沟MOS兼容的CMOS电路。双阱CMOS，是在低阻n＋衬底上再外延一层中高阻n――硅层，然后在外延层中制造n 阱和p阱，并分别在n、p阱中制造p沟和n沟晶体管，从而使PMOS和NMOS晶体管都在高阻、低浓度的阱中形成，有利于降低寄生电容，增加跨导，增强p沟和n沟晶体管的平衡性，适用于高性能电路的制造。
课程设计微电子器件与工艺课程设计报告
目录 1.设计任务及目标 (1) 2.课程设计的基本内容 (1) 2.1 pnp双极型晶体管的设计 (1) 2.2 设计的主要内容 (1) 3.晶体管工艺参数设计 (2) 3.1 晶体管的纵向结构参数设计 (2) 3.1.1 集电区杂质浓度的确定 (2) 3.1.2 基区及发射区杂质浓度 (3) 3.1.3 各区少子迁移率及扩散系数的确定 (3) 3.1.4 各区少子扩散长度的计算 (4) 3.1.5 集电区厚度的选择 (4) 3.1.6 基区宽度的计算 (4) 3.1.7 扩散结深 (6) 3.1.8 表面杂质浓度 (7) 3.2晶体管的横向设计 (8) 3.3工艺参数的计算 (8) 3.3.1 基区磷预扩时间 (8) 3.3.2基区磷再扩散时间计算 (8) 3.3.3 发射区硼预扩时间计算 (9) 3.3.4 发射区硼再扩散时间计算 (9) 3.3.5 基区磷扩散需要的氧化层厚度 (10) 3.3.6 发射区硼扩散需要的氧化层厚度 (11) 3.3.7 氧化时间的计算 (11) 3.3.8设计参数总结 (12) 4晶体管制造工艺流程 (13) 4.1硅片及清洗 (15) 4.2氧化工艺 (16)
4.3光刻工艺 (17) 4.3.1光刻原理 (17) 4.3.2具体工艺流程 (18) 4.3.3硼的扩散 (19) 4.3.4磷的扩散 (20) 5 版图 (20) 6总结 (23) 7参考文献 (23)
微电子器件与工艺课程设计报告 ——pnp 双极型晶体管的设计 1、课程设计目的与任务 《微电子器件与工艺课程设计》是继《微电子器件物理》、《微电子器件工艺》和《半导体物理》理论课之后开出的有关微电子器件和工艺知识的综合应用的课程，使我们系统的掌握半导体器件，集成电路，半导体材料及工艺的有关知识的必不可少的重要环节。 目的是使我们在熟悉晶体管基本理论和制造工艺的基础上，掌握晶体管的设计方法。要求我们根据给定的晶体管电学参数的设计指标，完成晶体管的纵向结构参数设计→晶体管的图形结构设计→材料参数的选取和设计→制定实施工艺方案 晶体管各参数的检测方法等设计过程的训练，为从事微电子器件设计、集成电路设计打下必要的基础。 2、课程设计的基本内容 2.1 pnp 双极型晶体管的设计 设计一个均匀掺杂的pnp 型双极晶体管，使T=300K 时，β=120。V CEO =15V,V CBO =80V.晶体管工作于小注入条件下，最大集电极电流为I C =5mA 。设计时应尽量减小基区宽度调制效应的影响。 2.2 设计的主要内容： （1）了解晶体管设计的一般步骤和设计原则。 （2）根据设计指标选取材料，确定材料参数，如发射区掺杂浓度N E ,，基区掺 杂浓度N B ，集电区掺杂浓度N C ，根据各区的掺杂浓度确定少子的扩散系数，迁移率，扩散长度和寿命等。 （3）根据主要参数的设计指标确定器件的纵向结构参数，如集电区厚度W c ， 基区宽度W b ，发射极宽度W e 和扩散结深X jc ，发射结结深等。 （4）根据结深确定氧化层的厚度，氧化温度和氧化时间；杂质预扩散和再扩散 的扩散温度和扩散时间。 （5）根据设计指标确定器件的图形结构，设计器件的图形尺寸，绘制出基区、 发射区和金属接触孔的光刻版图。
超大规模集成电路及其生产工艺流程 现今世界上超大规模集成电路厂（Integrated Circuit, 简称IC，台湾称之为晶圆厂）主要集中分布于美国、日本、西欧、新加坡及台湾等少数发达国家和地区，其中台湾地区占有举足轻重的地位。但由于近年来台湾地区历经地震、金融危机、政府更迭等一系列事件影响，使得本来就存在资源匮乏、市场狭小、人心浮动的台湾岛更加动荡不安，于是就引发了一场晶圆厂外迁的风潮。而具有幅员辽阔、资源充足、巨大潜在市场、充沛的人力资源供给等方面优势的祖国大陆当然顺理成章地成为了其首选的迁往地。 晶圆厂所生产的产品实际上包括两大部分：晶圆切片（也简称为晶圆）和超大规模集成电路芯片（可简称为芯片）。前者只是一片像镜子一样的光滑圆形薄片，从严格的意义上来讲，并没有什么实际应用价值，只不过是供其后芯片生产工序深加工的原材料。而后者才是直接应用在应在计算机、电子、通讯等许多行业上的最终产品，它可以包括CPU、内存单元和其它各种专业应用芯片。 一、晶圆 所谓晶圆实际上就是我国以往习惯上所称的单晶硅，在六、七十年代我国就已研制出了单晶硅，并被列为当年的十天新闻之一。但由于其后续的集成电路制造工序繁多（从原料开始融炼到最终产品包装大约需400多道工序）、工艺复杂且技术难度非常高，以后多年我国一直末能完全掌握其一系列关键技术。所以至今仅能很小规模地生产其部分产品，不能形成规模经济生产，在质量和数量上与一些已形成完整晶圆制造业的发达国家和地区相比存在着巨大的差距。 二、晶圆的生产工艺流程： 从大的方面来讲，晶圆生产包括晶棒制造和晶片制造两面大步骤，它又可细分为以下几道主要工序（其中晶棒制造只包括下面的第一道工序，其余的全部属晶片制造，所以有时又统称它们为晶柱切片后处理工序）： 多晶硅——单晶硅——晶棒成长——晶棒裁切与检测——外径研磨——切片——圆边——表层研磨——蚀刻——去疵——抛光—（外延——蚀刻——去疵）—清洗——检验——包装 1、晶棒成长工序：它又可细分为： 1）、融化（Melt Down）：将块状的高纯度多晶硅置石英坩锅内，加热到其熔点1420℃以上，使其完全融化。2）、颈部成长（Neck Growth）：待硅融浆的温度稳定之后，将，〈1.0.0〉方向的晶种慢慢插入其中，接着将晶种慢慢往上提升，使其直径缩小到一定尺寸（一般约6mm左右），维持此真径并拉长100---200mm，以消除晶种内的晶粒排列取向差异。 3）、晶冠成长（Crown Growth）：颈部成长完成后，慢慢降低提升速度和温度，使颈直径逐渐加响应到所需尺寸（如5、6、8、12时等）。 4）、晶体成长（Body Growth）：不断调整提升速度和融炼温度，维持固定的晶棒直径，只到晶棒长度达到预定值。 5、）尾部成长（Tail Growth）：当晶棒长度达到预定值后再逐渐加快提升速度并提高融炼温度，使晶棒直径逐渐变小，以避免因热应力造成排差和滑移等现象产生，最终使晶棒与液面完全分离。到此即得到一根完整的晶棒。 2、晶棒裁切与检测（Cutting & Inspection）：将长成的晶棒去掉直径偏小的头、尾部分，并对尺寸进行检测，以决定下步加工的工艺参数。 3、外径研磨（Surface Grinding & Shaping）：由于在晶棒成长过程中，其外径尺寸和圆度均有一定偏差，其外园柱面也凹凸不平，所以必须对外径进行修整、研磨，使其尺寸、形状误差均小于允许偏差。 4、切片（Wire Saw Slicing）：由于硅的硬度非常大，所以在本序里，采用环状、其内径边缘嵌有钻石颗粒的薄锯片将晶棒切割成一片片薄片。 5、圆边（Edge profiling）：由于刚切下来的晶片外边缘很锋利，单晶硅又是脆性材料，为避免边角崩裂影响晶片强度、破坏晶片表面光洁和对后工序带来污染颗粒，必须用专用的电脑控制设备自动修整晶片边缘形状和外径尺寸。 6、研磨（Lapping）：研磨的目的在于去掉切割时在晶片表面产生的锯痕和破损，使晶片表面达到所要求的光洁度。
集成电路课程设计 范例 1
集成电路课程设计 1.目的与任务 本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。 2.设计题目与要求 2.1设计题目及其性能指标要求 器件名称：含两个2-4译码器的74HC139芯片 要求电路性能指标： （1）可驱动10个LSTTL电路（相当于15pF电容负载）； （2）输出高电平时，|I OH|≤20μA，V OH，min=4.4V； （3）输出底电平时，|I OL|≤4mA，V OL，man=0.4V； （4）输出级充放电时间t r=t f，t pd＜25ns； （5）工作电源5V，常温工作，工作频率f work=30MHz，总功耗P max＝150mW。 2.2设计要求 1.独立完成设计74HC139芯片的全过程； 2.设计时使用的工艺及设计规则： MOSIS:mhp_n12；
3.根据所用的工艺，选取合理的模型库； 4.选用以lambda(λ)为单位的设计规则； 5.全手工、层次化设计版图； 6.达到指导书提出的设计指标要求。 3.设计方法与计算 3.174HC139芯片简介 74HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1所示： 图1 74HC139芯片管脚图 表1 74HC139真值表 片选输入数据输出 C s A1 A0 Y0 Y1Y2Y3 0 0 0 0 1 1 1 0 0 1 1 0 1 0 1 0 1 1 0 1
集成电路课程设计报告 课题：二输入或非门电路与版图设计 专业 电子科学与技术 学生姓名 严 佳 班 级 B 电科121 学号 1210705128 指导教师 高 直 起止日期 2015.11.16-2015.11.29
摘要 集成电路是一种微型电子器件或部件。它是采用一定的工艺，把一个电路中所需的晶体管等有源器件和电阻、电容等无源器件及布线互连在一起，制作在一小块半导体晶片上，封装在一个管壳内，执行特定电路或系统功能的微型结构。在整个集成电路设计过程中，版图设计是其中重要的一环。它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。 越来越多的电子电路都在使用MOS管，特别是在音响领域更是如此。MOS 管与普通晶体管相比具有输入阻抗高、噪声系数小、热稳定性好、动态范围大等优点，且它是一种压控器件，有与电子管相似的传输特性，因而在集成电路中也得到了广泛的应用。 关键词：CMOS门电路或非门集成电路
绪论 目前，集成电路经历了小规模集成、中规模集成、大规模集成和超大规模集成。单个芯片上已经可以制作包含臣大数量晶体管的、完整的数字系统。在整个集成电路设计过程中，版图设计是其中重要的一环。它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。版图设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。在版图设计过程中，要进行定期的检查，避免错误的积累而导致难以修改。 1.设计要求 （1）学习Multisim软件和L-Edit软件 （2）设计一个基于CMOS的二输入或非门电路。 （3）利用Multisim和L-Edit软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 2.设计目的 （1）熟悉Multisim软件的使用。 （2）L-Edit软件的使用。 （3）培养自己综合运用所学知识、独立分析和解决实际问题的能力，培养创新意识和创新能力，并获得科学研究的基础训练，加深对集成电路版图设计的了解。 3.设计原理 能够实现B =“或非”逻辑关系的电路均称为“或非门”。二输入或 A L+ 非门有两个输入端A和B以及一个输出端L，只有当A端和B端同时为高电平时输出才为低电平，否则输出都为高电平。在一个或门的输出端连接一个非门就构成了“或非门”，如图1.1所示，逻辑符号如图1.2所示，真值表如图1.3所示。
摘要 集成电路广泛应用于生活生产中，对其深入了解很有必要，在此完论文中整的阐述集成电路原理及其制造工艺本报告从集成电路的最初设计制造开始讲起全面讲述了集成电路的整个发展过程制造工艺以及集成电路未来的发展前途。集成电路广泛应用于生活的各个领域，特别是超大规模集成电路应用之后，使我们的生活方式有了翻天覆地的变化。各种电器小型化智能化给我们生活带来了各种方便。所以对于电子专业了解集成电路的是发展及其制造非常有必要的。关键词集成电路半导体晶体管激光蚀刻 集成电路的前世今生 说起集成电路就必须要提到它的组成最小单位晶体管。1947 年在美国的贝尔实验室威廉·邵克雷、约翰·巴顿和沃特·布拉顿成功地制造出第一个晶体管。晶体管的出现使电子元件由原来的电子管慢慢地向晶体管转变，是电器小型化低功耗化成为了可能。20 世纪最初的10 年，通信系统已开始应用半导体材料。开始出现了由半导体材料进行检波的矿石收音机。1945 年贝尔实验室布拉顿、巴丁等人组成的半导体研究小组经过一系列的实验和观察，逐步认识到半导体中电流放大效应产生的原因。布拉顿发现，在锗片的底面接上电极，在另一面插上细针并通上电流，然后让另一根细针尽量靠近它，并通上微弱的电流，这样就会使原来的电流产生很大的变化。微弱电流少量的变化，会对另外的电流产生很大的影响，这就是“放大”作用。第一次在实验室实际验证的半导体的电流放大作用。不久之后他们制造出了能把音频信号放大100 倍的晶体管。晶体管最终被用到了集成电路上面。晶体管相对于电子管着它本身固有的优点： 1.构件没有消耗：无论多么优良的电子管，都将因阴极原子的变化和慢性漏气而逐渐老化。由于技术上的原因，晶体管制作之初也存在同样的问题。随着材料制作上的进步以及多方面的改善，晶体管的寿命一般比电子管长100 到1000 倍。2.消耗电能极少：耗电量仅为电子管的几十分之一。它不像电子管那样需要加热灯丝以产生自由电子。一台晶体管的收音机只要几节干电池就可以半年。 3.不需预热：一开机就工作。用晶体管做的收音机一开就响，晶体管电视机一开就很快出现画面。电子管设备就做不到这一点。4.结实可靠：比电子管可靠100 倍，耐冲击、耐振动，这都是电子管所无法比拟的。晶体管的体积只有电子管的十分之一到百分之一，放热很少，可用于设计小型、复杂、可靠的电路。晶体管的制造工艺虽然精密，但工序简便，有利于提高元器件的安装密度。光有了晶体管还是不够，因为要把晶体管集成到一片半导体硅片上才能便于把电路集成把电子产品小型化。那怎么把晶体管集成呢，这便是后来出现的集成芯片。采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗和高可靠性化。集成电路经过30 多年的发展由开始的小规模集成电路到到大规模集成电路再到现在的超大规模乃至巨大规模的集成电路，集成电路有了飞跃式的发展集成度也越来越高，从微米级别到现在的纳米级别。模拟集成电路主要是指由电容、电阻、晶体管等组成的模拟电路集成在一起用来处理模拟信号的集成电路。有许多的模拟集成电路，如运算放大器、模拟乘法器、锁相环、电源管理芯片等。模拟集成电路的主要构成电路有：放大器、滤波器、反馈 电路、基准源电路、开关电容电路等。数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。用来产生、放大和处理各种数字信号（指在时间上和幅度上离散取值的信号）。而集成电路的普及离不开因特尔公司。1968 年：罗伯特·诺
4#210宿舍集体版总结 引言 第一只晶体管 ?第一只晶体管, AT&T Bell Lab, 1947 ?第一片单晶锗, 1952 ?第一片单晶硅, 1954 (25mm，1英寸) ?第一只集成电路（IC）, TI, 1958 ?第一只IC商品, Fairchild, 1961 摩尔定律晶体管最小尺寸的极限 ?价格保持不变的情况下晶体管数每12月翻一番，1980s后下降为每18月翻一番； ?最小特征尺寸每3年减小70% ?价格每2年下降50%； IC的极限 ?硅原子直径: 2.35 ?； ?形成一个器件至少需要20个原子； ?估计晶体管最小尺寸极限大约为50 ?或0.005um，或5nm。 电子级多晶硅的纯度 一般要求含si>99.9999以上，提高纯度达到 99.9999999—99.999999999%（9-11个9）。其导电性介于10-4-1010 。电子级高纯多晶硅以9N以上为宜。 cm /
1980s以前半导体行业的模式 1980s以前：大多数半导体公司自己设计、制造和测试IC芯片，如Intel，IBM 1990s以后半导体行业的模式 F&F模式，即Foundry(代工)+Fabless(无生产线芯片设计), 什么是Foundry 有晶圆生产线，但没有设计部门；接受客户订单，为客户制 造芯片； IC流程图: 接受设计订单→芯片设计→EDA编辑版图→将版图交给掩膜版制造商→制造晶圆→芯片测试→芯片封装 硅片制备与高温工艺单晶生长：直拉法区熔法 高温工艺:氧化，扩散，退火。 Si集成电路芯片元素组成 ■半导体（衬底与有源区）：单晶Si ■杂质（N型和P型）：P (As)、B ■导体（电极及引线）：Al、Wu（Cu 、Ti）、poly-Si ■绝缘体（栅介质、多层互连介质）：SiO2、Si3N4 硅的重要性
微电子工艺课程设计 一、摘要 仿真（simulation）这一术语已不仅广泛出现在各种科技书书刊上，甚至已频繁出现于各种新闻媒体上。不同的书刊和字典对仿真这一术语的定义性简释大同小异，以下3种最有代表性，仿真是一个系统或过程的功能用另一系统或过程的功能的仿真表示；用能适用于计算机的数学模型表示实际物理过程或系统；不同实验对问题的检验。仿真（也即模拟）的可信度和精度很大程度上基于建模（modeling）的可信度和精度。建模和仿真（modeling and simulation）是研究自然科学、工程科学、人文科学和社会科学的重要方法，是开发产品、制定决策的重要手段。据不完全统计，目前，有关建模和仿真方面的研究论文已占各类国际、国内专业学术会议总数的10%以上，占了很可观的份额。 集成电路仿真通过集成电路仿真器（simulator）执行。集成电路仿真器由计算机主机及输入、输出等外围设备（硬件）和有关仿真程序（软件）组成。按仿真内容不同，集成电路仿真一般可分为：系统功能仿真、逻辑仿真、电路仿真、器件仿真及工艺仿真等不同层次（level）的仿真。其中工艺和器件的仿真，国际上也常称作“集成电路工艺和器件的计算机辅助设计”（Technology CAD of IC），简称“IC TCAD”。
二、 综述 这次课程设计要求是：设计一个均匀掺杂的pnp 型双极晶体管，使T=346K 时，β=173。V CEO =18V ，V CBO =90V ，晶体管工作于小注入条件下，最大集电极电流为IC=15mA 。设计时应尽量减小基区宽度调制效应的影响。要求我们先进行相关的计算，为工艺过程中的量进行计算。然后通过Silvaco-TCAD 进行模拟。 TCAD 就是Technology Computer Aided Design ，指半导体工艺模拟以及器件模拟工具，世界上商用的TCAD 工具有Silvaco 公司的Athena 和Atlas ，Synopsys 公司的TSupprem 和Medici 以及ISE 公司（已经被Synopsys 公司收购）的Dios 和Dessis 以及Crosslight Software 公司的Csuprem 和APSYS 。这次课程设计运用Silvaco-TCAD 软件进行工艺模拟。通过具体的工艺设计，最后使工艺产出的PNP 双极型晶体管满足所需要的条件。 三、 方案设计与分析 各区掺杂浓度及相关参数的计算 对于击穿电压较高的器件，在接近雪崩击穿时，集电结空间电荷区已扩展至均匀掺杂的外延层。因此，当集电结上的偏置电压接近击穿电压V 时， 集电结可用突变 结近似，对于Si 器件击穿电压为 4 3 13 106- ?=）（BC B N V ， 集电区杂质浓度为： 3 4 13 34 13)1106106CEO n CBO C BV BV N β+?=?=（）（ 由于BV CBO =90所以Nc=*1015 cm -3 一般的晶体管各区的浓度要满足NE>>NB>NC 设N B =10N C ;N E =100N B 则： Nc=*1015 cm -3 ；N B =*1016 cm -3 ；N E =*1018 cm -3 根据室温下载流子迁移率与掺杂浓度的函数关系，得到少子迁移率： s V cm ?==/13002n C μμ；s V cm P B ?==/3302μμ；s V cm N E ?==/1502μμ 根据公式可得少子的扩散系数：
集成电路课程设计 1. 目的与任务 本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计一电路设计及模拟一版图设计一版图 验证等正向设计方法2. 设计题目与要求 2.1 设计题目及其性能指标要求 器件名称：含两个2-4译码器的74HC139芯片 要求电路性能指标： (1)可驱动10个LSTTL电路(相当于15pF电容负载)； (2)输出高电平时，|l O H < 20 卩A, V O H min=4.4V; (3)输出底电平时，|l OL| < 4mA V O L ma=0.4V; (4)输出级充放电时间t r=t f , t pd V25ns； (5)工作电源5V,常温工作，工作频率f work = 30MHZ总功耗P max= 150mW。 2.2 设计要求 1. 独立完成设计74HC139芯片的全过程； 2. 设计时使用的工艺及设计规则：MOSlS:mhp_n12； 3. 根据所用的工艺，选取合理的模型库； 4. 选用以lambda(入)为单位的设计规则； 5. 全手工、层次化设计版图； 6. 达到指导书提出的设计指标要求。 3. 设计方法与计算 3.1 74HC139芯片简介 74HC139是包含两个2线-4线译码器的高速CMO数字电路集成芯片，能与TTL集
成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1 所示： 地址输人数据输岀 ▼[>!> Sb A Ob A)b Y (lb lb Y Zb 丫盹 加加 I I I 二 _「 选通I —I 地址输人数擔输出 图1 74HC139芯片管脚图 表1 74HC139真值表 从图1可以看出74HC139芯片是由两片独立的2—4译码器组成的，因此设计时只需分析其中一个2—4译码器即可，从真值表我们可以得出Cs为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。A1、A0为输入端，丫0-丫3为输出端，而且是低电平有效。 2—4译码器的逻辑表达式，如下所示： 丫0 C s A A C s A A o 丫 1 C s A A o C s A A o