I.J.Mathematical Sciences and Computing,2016, 4, 24-33
Published Online November 2016 in MECS (https://www.doczj.com/doc/495487078.html,)
DOI: 10.5815/ijmsc.2016.04.03
Available online at https://www.doczj.com/doc/495487078.html,/ijmsc
Implementation of Fast and Efficient Mac Unit on FPGA
Sachin Raghav a, Dr. Rinkesh Mittal a
a CEC Landran, Mohali/ECE Dept, Chandigarh, 140307, India
Abstract
Floating-point arithmetic operations on digital systems have become an important aspect of research in recent times. Many architecture have been proposed and implemented by various researchers and their merits and demerits are compared. Floating point numbers are first converted into the IEEE 754 single or double precision format in order to be used in the digital systems. The arithmetic operations require various steps to be followed for the correct and accurate steps. In the proposed approach a fast and area efficient Carry Select Adder are implemented along with the parallel processing of various units used in the architecture. The result also verifies the proposed approach that shows a decrement of 27 % in the combinational path delay with an increment of around 8% in the number of LUTs used.
Index Terms: MAC Unit, FPGA, FMA.
? 2016 Published by MECS Publisher. Selection and/or peer review under responsibility of the Research Association of Modern Education and Computer Science
1.Introduction
In DSP applications the floating-point FMA instruction is currently available in many general-purpose processors. It enhances its performance by decreasing the latency factor and increases the level of accuracy with no intermediate routing. Most of the processors like intel, IBM has involves the fused multiply fused unit in its FP units in order to carry out double precision FMA operation. This FMA operation is significant when an FP multiplication is followed by FP addition. It has the capability to enhance the arithmetic precision of algorithm as rounding steps have reduced. FMA is also helped to improve the performance as it implements FMA instructions which have shorter latencies than floating point multiply and floating point add sequences. FMA implementation has two advantages. The first advantage is that the FMA operation is performed with only one rounding instead of two which helps to reduce overall error due to rounding and another advantage is that it reduces delay and hardware required by sharing components.
In the year 1990, the first floating-point FMA unit was introduced on IBM RISC System/6000 that is used for single instruction execution operation as an indivisible operation. In basic FMA unit FADD and FMUL executions is not possible. The development of FMA architecture utilizes the multiplier array followed by * Corresponding author.
E-mail address: sachin.raghav219@https://www.doczj.com/doc/495487078.html,, hod.coeece@https://www.doczj.com/doc/495487078.html,.in
alignment blocks. Thus, the range of input of the multiplier tree should be expanded because of the huge variable multiplier tree is necessary. Some explanation has been detected in Lang/Bruguera FMA architecture that is developed for minimizing the latencies. FP operation is utilized for some real time applications in multimedia and graphics and also in DSP processor. as it gives extensive range of real numbers. Many new processors execute FP operation according to IEEE 754-1985 standards.
2.Literature Review
Han, Liu, HaoZhang et al. [1] in this paper, fused multiply-add function has been presented. This proposed method is used to increase the speed of Decimal floating-point. Specific decimal redundant encoding system has applied to the fused multiply add architecture. This proposed approach is compared with other architecture and its results demonstrated that speed is increased about 33.7%.
Pande, Kuldeep et al. [2] presented mutual procedure of floating point division. The objective of this work is to enhance the presentation and precision of application where this procedure was applied. The divide adds fussed unit provides the same architecture to the floating point but divider makes some difference as it is executed by utilizing digit-recurrence method. This works indicates that presented architecture has improved precision as compared to its units such as divider unit and adder unit. This architecture is appropriate for less latency, precision, and its price. The presented architecture is implemented using 4vfx60ff672-12 Xilinx Spartan-6 FPGA.
Kakde, Sandeep, Mithilesh Mahindra et al. [3] this paper developed a Multiplier by utilizing reduced complexity Wallace Multiplier to reduce the latency. In this work, the average delay of proposed approach is 37.673ns. Normalization and Alignment Shifter has also been designed using barrel shifter. In order to obtain the higher precision and lower latency, this shifter has been designed. The total delay is found to be 5.845 ns for this shifter.
Manolopoulos, K., D. Reiss et al. [4] presented multi-functional, multiple precision floating-point Multiply-Add Fused (MAF) unit. The proposed multiply-add fused unit is capable of performing a quadruple accuracy. In this work, implementation of proposed design is done on a 65 nm silicon process attaining highest operating frequency of 293.5 MHz at 381 mW power.
He, Jun, Ying Zhu et al. [5] presented Design of a quadruple floating-point FMA unit. The proposed design supports multiple floating-point arithmetics with a 7 cycles pipeline. The implementation is done on 65nm technology and works at 1.2 GHz with reduces by 3 cycles. Also, the gate number decreased by 18.77% and the frequency increased about 11.63%.
Lupon, Marc, EnricGibert et al.[6] presented a new hardware /software collaborative approach which is capable of performing workloads with improved utilization of fused multiply -adder. the host ISA of a hardware /software processor has been extended with a new CMA instruction that executes an FMA procedure with an intermediate rounding.
Bruguera, Javier D et al. [7] In this work a design for double precision floating point FMA unit has been presented. This computation based on FMA operation A + (B ×C) which allows to calculating FP addition with less latency than FP multiplication and multi[ly-add fused. This novel architecture allows skipping pipeline stage which is first step. This first step is related with multiplication B*C. for a multiply-add fused unit (MAF) unit pipelined into three or five stages.
AtishKhobragade,et al. [8] In this paper 128-Bit Fused Multiply Add Unit has been proposed for a crypto processor. this fused multiply add unit has been executed on the FPGA(field programmable gate array).the major goal of this work is to decrease latency. It is found that latency gets decreased up to 25%. In order to obtain the higher accuracy, normalization and alignment shifter has been developed in MAF unit. Dhanabal, R. et al. [9]an improved design for Floating-Point FMA unit has been proposed in this paper. This architecture is usually used for less power and condensed area applications. The fused unit, floating-point (A ×B) + C operation has been computed in a single instruction. Also, bridge unit is being used. Bridge unit is a link between accessible floating point multiplier and adds round unit in the co-processor. The goal of the
paper is to use again the components and allows parallel FP addition into the add-round unit. The proposed architecture is implemented by utilizing Altera ModelSim and is simulated using Cadence RTL compiler in 45 nm.
Wu, Kun-Yi, et al. [10] presented a multiple-mode FP multiply-add fused unit. This proposed architecture utilizes the multiplication and shortened addition approaches in order to maintain 7 modes of operation having several errors for low power applications. In this paper, one multiply accumulate procedure with three modes can execute. The analysis of result can be concluded that the proposed unit has 23% longer delay and 4.5% less area.
Huang, Libo, Li Shen et al. [11] in this work, a novel framework for MAF unit has been proposed. The presented MAF unit may execute the double precision and single precision which occupy about 18% hardware and also increase in 9% delay. The proposed MAF unit is being compared with the other conventional double precision MAF unit and it is found that the proposed unit is far better than conventional one in terms of area and delay, computational time. Various fundamental modules of double precision MAF unit should be redesigned in order to contain the simultaneous computation of two single-precision MAF operations. The proposed unit is completely pipelined. The result analysis indicates that it is appropriate for the processors having floating point unit (FPU).
Quinnell, Eric, Earl E.et al. [12] in this paper, two floating-point FMA unit for the single instruction execution of (A times B) + C has been proposed. In this paper, 3 path frameworks utilizes parallel path which is same as in dual path floating adders. The novel bridge framework utilizes floating-point elements to add a FMA instruction. Every new framework and collection of floating-point arithmetic units is designed using 65 nm cmos technology. The experimental result indicates that the proposed architecture is suitable for various processors.
Saleh, Hani, and Earl E. Swartzlander et al. [13] in this paper, floating-point fused add-subtract unit has been designed. The proposed design executes both operations i.e sum and difference. These two operations performed at same speed as a floating-point adder with less than 40% area overhead.
Samy, Rodina, Hossam AH Fahmy et al. [14] in this work, implementation of a parallel decimal floating-point FMA unit has been presented. In this paper, ± (A ×B) ± C operation has been performed on decimal floating point operand. The proposed module is completely support the IEEE 754-2008 standard and carries the two standard formats that are decimal64 and decimal128. Moreover, presented design is used to execute the arithmetic operation like addition, subtraction, multiplication as separate operation.
Harpreet et al [15] in this paper, a novel single bit comparator is proposed which uses a reversible logic gate SKAR gate. The reversible approach is then compared with the existing logic circuits and obtain high fundamental cost and quantum cost.
Saleh, Hani, and Earl E. Swartzlander et al. [16] in this paper, floating-point fused add-subtract unit has been designed. The proposed design executes both operations i.e sum and difference. These two operations performed at same speed as a floating-point adder with less than 40% area overhead.
Samy, Rodina, Hossam AH Fahmyet al. [17] in this work, implementation of a parallel decimal floating-point FMA unit has been presented. In this paper, ± (A ×B) ± C operation has been performed on decimal floating point operand. The proposed module is completely support the IEEE 754-2008 standard and carries the two standard formats that are decimal64 and decimal128. Moreover, presented design is used to execute the arithmetic operation like addition, subtraction, multiplication as separate operation.
Galal, Sameh, and Mark Horowitzet al. [18] proposed an approach for making trade-off curve which may be utilizes to approximate the floating point performance at some parameters. The proposed model has been designed in 90nm CMOS technology at 1 W/mm2 and may attain 27 GFlops/mm2 single precision, and 7.5 GFlops/mm double precision. In order to minimize the throughput of the system, some register file overhead should be added. A 1 W/mm2 design at 90 nm is a "high-energy" design, thus scaling is required to a lower energy design in 45 nm still produces a 7× performance gain, while a more balanced 0.1 W/mm2 design only speeds up by 3.5× when scaled to 45 nm. Scaling may reduces gradually when it is below 45nm and there some improvement of approx 3 times for for both power densities when scaling to a 22 nm technology.
Preiss, Jochen, Maarten Boersmaet al. [19] proposed a fine-grain clock gating approach which is used for fused multiply-add-type floating-point units (FPU). This clockgating is depending on the instruction type and value of operand. The proposed approach focus on minimizing the power where every floating point unit stages is used in each cycle. Based on the instruction mix, the approach allows 18% to 74% of the register bits. Amaricai, Alexandru, MirceaVladutiuet al. [20] proposed combined operation of floating-point (FP) division followed by addition/subtraction-the divide-add fused (DAF). The main aim of this proposed method is to enhance the precision and performance of application where this combine designed is implementing. The presented DAF unit represented same architecture to FMA unit. The major difference can be signifies by divider that is applied by utilizing digit-recurrence algorithms. The significant module DAAF is signified by the essential quotient bits. The proposed method can be computed in terms of some parameters suc as cost, time, performance and accuracy. Therefore, two implementations have been presented: one pro-accuracy and one pro-performance. The result indicated that presented implementation shows better accuracy and it is appropriate for lower latency presents the best cost-performance tradeoff.
3.Proposed Technique
In the proposed design, a single precision MAC floating unit is designed. In the design the floating point number comprising of the sign, exponent and mantissa is first extracted and then the operations are performed in a parallel manner. The floating point unit operations are broadly divided into three main blocks. These blocks are:
Conditional Swap unit: In the first block the exponent, sign and mantissa value of the numbers are extracted and compared. The comparison is performed on the basis of exponent value and their difference is stored. For any operation to be performed on the floating point numbers, the mantissa must first be represented in the form of . So ‘1’ is concatenated in both the mantissa value on the MSB side. The mantissa of the higher exponent value is stored in the accumulator and the lower exponent value is shifted to the right using the shifters by the value of the difference. These mantissa values are then produced at the output of the block. Arithmetic operations unit: In this block, the arithmetic operations such as the multiplication and the addition are performed on the shifted mantissa value. The operations are performed using the sharing process. The addition unit proposed in the architecture either used to perform the addition independently or used in the multiplication operation. The adder proposed is a fast and area efficient Carry Select Adder (CSLA). In the proposed addition unit, the carry is generated by taking the values as ‘0' and ‘1' of the input carry and finally selected using the multiplexer unit based on the actual carry input value. Figure 1-3 shows the architecture of the proposed approach. Figure 1 shows the proposed CSLA architecture. In figure 2 the half adder unit is shown and then in figure 3 the carry generation unit is shown. The carry generation unit is used to generate the carry o n ‘1' and ‘0' independently. Finally, the carrying value is selected using the multiplexer and XORed with the sum value generated in the first unit to produce the final sum. The adder proposed in the design is shared with the multiplier unit which uses the addition unit for the multiplication operation.
Fig.1. Proposed CSLA Architecture
Fig.2. Half Adder Block
Fig.3. Carry Generation Unit
Post-Normalization Unit: In this unit, the output of the arithmetic unit is normalized and converted to the IEEE 754 format. The mantissa from the second block is again converted into the form and then the exponent value from the first block is shifted according to the leading zero value. The three values i.e. sign shifted exponent and the mantissa is concatenated to produce the final result.
Fig.4. MAC Unit
Figure 4 shows the MAC unit architecture with the use of Accumulator in the proposed methodology. 4.Results and Discussions
The proposed methodology is implemented using the Xilinx Spartan 3 FPGA and VHDL. The basic approach is compared with the proposed methodology on the basis of various performance parameters. The simulation waveform of the top level module is shown in figure 5. Table 1 describes the comparison of the basic and proposed approach on the basis of combinational path delay and area utilized by the device. It is clear from the table shown above that the delay in the proposed parallel approach is reduced while slight increment in the number of slices and the LUTs. This implies that the combinational path delay in the circuit i.e. critical path delay is reduced or the complexity of the path or time is reduced.
Fig.5. Simulation of Top Module
Table 1. Comparison Table
It is clear from the table shown above that the delay in the proposed parallel approach is reduced while slight increment in the number of slices and the LUTs. This implies that the combinational path delay in the circuit i.e. critical path delay is reduced or the complexity of the path or time is reduced.
Figure 6 and 7 shows the comparison graphs between the basic approach and the proposed approach. It is evident from the graphs that the proposed techniques utilize slightly more resources as compared to the basic approach but there is a significant decrease in combinational path delay and increment in maximum operating frequency.
Fig.6. Delay
Fig.7. Number of Resources Utilized
5.Conclusion
Floating point operations in the digital circuits are the most important processing blocks in various digital and image processing applications. In this paper, a parallel approach is proposed in which the architecture is divided into various blocks which perform the operations independently. A resource sharing approach is also proposed which further reduces the area complexity of the proposed design. In this approach, the multiplication operations share the resources of the addition unit to decrease the area used by the architecture. Results also show that with the slight increase in the area of the design the delay is reduced by around 27 %. In future the addition operation used in the design must utilize fewer resources and the timing delay of the unit must be further improved by using the pipelining and improved addition- multiplication approach.
References
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Author’s Profiles
Sachin Raghav is a Post Graduate student of M.Tech VLSI at Chandigarh Engineering
College Landran, Mohali, India. He completed his B.Tech degree in Electronics and
Communication from ICL institute of Engineering and Technology, Ambala, India. His area
of interest includes VLSI, Digital and Wireless communication.
Dr. Rinkesh Mittal is working in ECE department in CEC, Landran, Mohali, Punjab. He has
12 Years of rich teaching research experience .His research areas include Antenna, Wireless,
VLSI, and Embedded related fields. He has guided many research students.
How to cite this paper: Sachin Raghav, Rinkesh Mittal,"Implementation of Fast and Efficient Mac Unit on FPGA", International Journal of Mathematical Sciences and Computing(IJMSC), Vol.2, No.4, pp.24-33, 2016.DOI: 10.5815/ijmsc.2016.04.03
荷载整理一、活荷载
注：1本表所给各项活荷载适用于一般使用条件，当使用荷载较大、情况特殊或有专门要求时，应按实际情况采用； 2第6 项书库活荷载当书架高度大于2m 时，书库活荷载尚应按每书架高度不小于 2.5kN/m2确定；（h=2.4m, 2.4×2.5=6.0 kN/m2） 3第8 项中的客车活荷载只适用于停放载人少于9 人的客车；消防车活荷载是适用于满载总重为300kN（30t）的大型车辆；当不符合本表的要求时，应将车轮的局部荷载按结构效应的等效原则，换算为等效均布荷载； 4 第8项消防车活荷载,当双向板楼盖板跨介于3m×3m～6m×6m之间时,应按跨度线性插值确定; 5第12 项楼梯活荷载，对预制楼梯踏步平板；尚应按 1.5kN 集中荷载验算； 6本表各项荷载不包括隔墙自重和二次装修荷载；对固定隔墙的自重应按永久荷载考虑，当隔墙位置可灵活自由布置时，非固定隔墙的自重应取不小于1/3 每延米墙重（kN/m）作为楼面活荷载的附加值（kN/m2）计入，附加值不应小于1.0kN/m2 注：1不上人的屋面，当施工或维修荷载较大时，应按实际情况采用；对不同类型的结构应按有关设
计规范的规定，但不得低于0.3kN/m2; 2当上人的屋面当兼作其他用途时，应按相应楼面活荷载采用； 3对于因屋面排水不畅、堵塞等引起的积水荷载，应采用构造措施加以防止；必要时，应按积水的可能深度确定屋面活荷载。（屋面积水荷载可取2.0 kN/m2（考虑20cm水深），且不与活载组合。）4屋顶花园活荷载不包括花圃土石等材料自重。 （考虑花圃土石等材料自重后，活荷载可取10.0 kN/m2） 3.施工和检修荷载及栏杆荷载 3.1施工和检修荷载应按下列规定采用： 1设计屋面板、檀条、钢筋混凝土挑檐、悬挑雨蓬和预制小梁时，施工或检修集中荷载标准值不应小于1.0kN，并应在最不利位置处进行验算； 2对于轻型构件或较宽构件，应按实际情况验算，或采用加垫板、支撑等临时设施； 3计算挑檐、悬挑雨蓬的承载力时，应沿板宽每隔 1.0m 取一个集中荷载；在验算挑檐、悬挑雨蓬倾覆时，应沿板宽每隔2.5～3.0m 取一个集中荷载。 3.2楼梯、看台、阳台和上人屋面等的栏杆活荷载标准值，不应小于下列规定： 1住宅、宿舍、办公楼、旅馆、医院、托儿所、幼儿园，栏杆顶部的水平荷载应取1.0KN/m； 2学校、食堂、剧场、电影院、车站、礼堂、展览馆或体育场，栏杆顶部的水平荷载应取 1.0kN/m，竖向荷载应取1.2kN/m，水平荷载与竖向荷载应分别考虑。 3.3施工和检修荷载及栏杆荷载的组合值应取0.7，频遇值系数应取0.5，准永久值系数应取0。 4.补充荷载 《全国民用建筑工程设计措施——结构体系》（2009）<附录F> ★关于地下室顶板施工荷载可取5.0kN/m2，相关要求如下： 1) 4.0kN/m2，《2012 荷规》5.5.1 条文说明和《07北京细则》2.0.3条； 2) 5.0kN/m2，《09 技术措施-结构体系》F.1-4 条6）款； 3) 10.0kN/m2，《03广东高规》2.1.2条。 ★计算地下室外墙时，室外地面堆载取5.0 kN/m2，详《09 技术措施-结构体系》F.1-4条7）款。土压力按永久荷载计，分项系数可取1.2（活载主导）或1.35。 ★地下室顶板一般绿化荷载（不包括大型植栽）取5.0 kN/m2。 ★高低层相邻的屋面，塔楼周边不小于5m 范围内的较低屋面考虑施工荷载4.0 kN/m2，详《09 技术措施-结构体系》F.1-4 条5）款。 ★预制板考虑施工荷载3.0 kN/m2。 ★砼楼板下的管道及设备吊挂按实际考虑，并不小于0.5 kN/m2。 ★轻钢屋面附加吊挂荷载（kN/m2）：矿棉天花板吊顶0.10；金属屋面内衬板0.05； 彩钢夹芯板0.12；风管0.20；灯具0.05；喷淋0.15；灯光马道0.15。
摘要 伴随着集成电路技术的发展, 电子设计自动化(EDA)技术逐渐成为数字电路设计的重要手段。基于FPGA的EDA技术的发展和应用领域的扩大与深入，使得EDA技术在电子信息，通信，自动控制，计算机等领域的重要性日益突出。 本设计给出了一种基于FPGA的多功能数字钟方法，采用EDA作为开发工具，VHDL语言和图形输入为硬件描述语言，QuartusII作为运行程序的平台，编写的程序经过调试运行，波形仿真验证，下载到EDA实验箱的FPGA芯片，实现了设计目标。 系统主芯片采用CycloneII系列EP2C35F672C8。采用自顶向下的设计思想，将系统分为五个模块:分频模块、计时模块、报时模块、显示模块、顶层模块。用VHDL语言实现各个功能模块, 图形输入法生成顶层模块. 最后用QuartusII 软件进行功能仿真, 验证数字钟设计的正确性。 测试结果表明本设计实现了一个多功能的数字钟功能，具有时、分、秒计时显示功能，以24小时循环计时；具有校正小时和分钟的功能；以及清零，整点报时功能。 关键词：EDA技术；FPGA；数字钟；VHDL语言；自顶向下
Abstract Accompanied by the development of integrated circuit technology, electro nic design automation (EDA) technology is becoming an important means of digital circuit design. FPGA EDA technology development and expansion of a pplication fields and in-depth, the importance of EDA technology in the field of electronic information, communication, automatic control, computer, etc. hav e become increasingly prominent. This design gives a FPGA-based multifunctional digital clock using ED A as a development tool, VHDL language and graphical input hardware descri ption language, the QuartusII as a platform for running the program, written procedures debugging and running, the waveform simulation downloaded to th e FPGA chip to achieve the design goals. The main system chip CycloneII series EP2C35F672C8. Adopted a topdw n design ideas, the system is divided into five modules: frequency module, ti ming module, timer module, display module, the top-level module. With VHD L various functional modules, graphical input method to generate the top-level module. Last QuartusII under simulation, to verify the correctness of the digi tal clock design. The test results show that the design of a multifunctional digital clock, with seconds time display, 24-hour cycle timing; has a school, cleared, and th e whole point timekeeping functions. Key words: EDA technology; FPGA; VHDL language; top-down; digital cloc k
第一章原始，古代美术1.古埃及美术有什么特点？P9 1.埃及美术是为法老与少数贵族服务的，它的作用是歌颂王权，巩固奴隶主国家的政 权，强调等级制度。这种艺术的一个重要特征是规模宏伟。 2.为了神话法老和贵族，在题材和表现手法上又必须严格服从统治者的要求，这就从 根本上决定了埃及艺术必须遵循的基本法则和程式，其中最着名的就是正面律。 3.埃及人相信“灵魂不灭”，从这一观念出发，埃及人对陵墓的建造和装饰、对尸体 的保存特别关心。他们的艺术大多是为死者服务的。所以。美术史家又把埃及艺术 称为“来世的艺术” 4.埃及艺术的形式在3000年间基本处于稳定不变的状态，总的来说是壮丽、宏伟、 明确、稳定，有严格的规范，又具有写实基础上的美化。 2古埃及 正面律是表现人物头部为正侧面，眼为正面，肩为正面，腰部以下为正侧面（必背） ①古王国时期 三大金字塔：哈夫拉金字塔及狮身人面像（最古老、最大的狮身人面像）、胡夫金字塔、门卡乌拉金字塔（必背） 古王国时期写实主义雕塑杰作《书吏凯伊》、《老村长像》 古王国时期浮雕代表作《纳米尔石板》（必背） 古王国时期墓室壁画《群雁图》 ①中王国时期 方尖碑（从中王国开始，庙宇享店入口处两侧出现了方尖碑） 最有名的方尖碑是法老谢努赛尔特一世方尖碑（必背） 墓室壁画代表作《饲养羚羊》 ②新王国时期 着名建筑：卢克索神庙、卡纳克神庙 埃及历史上第一尊并不俊美的王者像雕塑：《埃赫纳顿肖像》 3简述古埃及雕刻壁画程式及代表作品？P11 1、古代埃及雕塑程式有; ①．姿势必须保持直立，双臂紧靠躯体，正面直对观众； ②．根据人物地位的尊卑决定比例的大小 ③．人物着重刻画头部，其他部位非常简略 ④．面部轮廓写实，又有理想化修饰，表情庄严，几乎没有感情表现；
基于FPGA的超声波测距系统设计详解 超声波测距是一种非接触式测量技术，具有定向性好以及对色彩、光照度、外界光线和电磁场不敏感的优点，当被测物处于黑暗、有灰尘或烟雾、强电磁干扰及有毒等恶劣的环境时，超声波有很强的适应性。因此超声波传感器广泛用于工业测量、安全预警、车辆避障、自动导航以及现场机器人等相关领域。 目前绝大多数超声波测距系统都是以单片机作为信号发生和控制器，其测量精度严重受限于单片机的晶振频率（1.2 MHz~24 MHz），往往难以令人满意。而且用单片机控制的测距系统需要辅助设计较多的由分立元件组成的外部模拟电路，故其抗干扰性能也相对较差。FPGA作为一种高密度可编程器件，其内部可以集成较大规模的逻辑单元，适用于时序、组合等各种逻辑电路应用场合，具有运行速度快（100 MHz以上）、内部资源丰富等特点，为开发高精确度的超声测距系统提供了新的设计方案。 为此，本文设计了一种基于FPGA的超声波测距系统，有效提升了系统整体性能。 1 超声波测距原理 目前，超声波传感器的种类有很多，一般采用压电式超声波传感器。超声波测距原理如图1所示。超声波信号由超声波发射探头发出的同时，计数器开始计数，超声波在传输过程中遇到障碍物会反射回来（称为回波），在超声波接收探头收到回波的同时，计数器停止计数。由速度和时间即可得到障碍物与测距装置之间的距离： S≈L=V×t/2（1） 其中，S为障碍物与测距装置之间的距离，V为超声波的传播速度，t为计数器测得时间。 2 测距系统与硬件电路 本超声波测距系统整体结构如图2所示，包括发射模块、接收模块、显示模块、温度补偿模块和FPGA设计模块等。 CX20106A的2引脚与GND之间连接RC串联网络，改变它们的数值便能改变芯片内部
史上最完整的20/80定律！ 史上最完整的20/80定律！ 20%的人成功------------------80%的人不成功- 20%的人用脖子以上赚钱--------80%的人脖子以下赚钱- 20%的人正面思考--------------80%的人负面思考- 20%的人买时间----------------80%的人卖时间- 20%的人找一个好员工----------80%的人找一份好工作- 20%的人支配别人--------------80%的人受人支配-
20%的人做事业----------------80%的人做事情- 20%的人重视经验--------------80%的人重视学历- 20%的人认为行动才有结果------80%的人认为知识就是力量-建芬老师QQ:16 55 253392 20%的人我要怎么做才有钱------80%的人我要有钱我就怎么做- 20%的人爱投资----------------80%的人爱购物- 20%的人有目标----------------80%的人爱瞎想- 20%的人在问题中找答案--------80%的人在答案中找问题- 20%的人在放眼长远------------80%的人只顾眼前-20%的人把握机会--------------80%的人错失机会- 20%的人计划未来--------------80%的人早上起来才想今天干嘛- 20%的人按成功经验行事--------80%的人按自己的意愿行事-
20%的人做简单的事情----------80%的人不愿意做简单的事情- 20%的人明天的事情今天做------80%的人今天的事情明天做- 20%的人如何能办到------------80%的人不可能办到- 20%的人记笔记----------------80%的人忘性好- 20%的人受成功的人影响--------80%的人受失败人的影响- 20%的人状态很好--------------80%的人态度不好- 20%的人相信自己会成功--------------80%的人不愿改变环境- 20%的人永远赞美、鼓励--------------80%的人永远漫骂、批评- 20%的人会坚持--------------80%的人会放弃 梦想团队欢迎你，有梦你就来
基于FPGA的数字时钟的设计课题: 基于FPGA的数字时钟的设计 学院: 电气信息工程学院 专业: 测量控制与仪器 班级 : 08测控(2)班 姓名 : 潘志东 学号 : 08314239 合作者姓名: 颜志林 2010 年12 月12 日
综述 近年来随着数字技术的迅速发展,各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉与掌握常用中、大规模集成电路功能及其在实际中的应用方法,除通过实验教学培养数字电路的基本实验方法、分析问题与故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外,还必须培养大学生工程设计与组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用与掌握,使学生在实验原理的指导下,初步具备基本电路的分析与设计能力,并掌握其应用方法;自行拟定实验步骤,检查与排除故障、分析与处理实验结果及撰写实验报告的能力。综合实验的设计目的就是培养学生初步掌握小型数字系统的设计能力,包括选择设计方案,进行电路设计、安装、调试等环节,运用所学知识进行工程设计、提高实验技能的实践。数字电子钟就是一种计时装置,它具有时、分、秒计时功能与显示时间功能;具有整点报时功能。 本次设计我查阅了大量的文献资料,学到了很多关于数字电路方面的知识,并且更加巩固与掌握了课堂上所学的课本知识,使自己对数字电子技术有了更进一步的认识与了解。
1、课题要求 1、1课程设计的性质与任务 本课程就是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际,分析与解决问题的能力。通过本课程设计,使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练,加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程,培养学生的动手能力与严谨的工作作风。 1、2课程设计的基本技术要求 1)根据课题要求,复习巩固数字电路有关专业基础知识; 2)掌握数字电路的设计方法,特别就是熟悉模块化的设计思想; 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用,特别就是原理图输入,波形仿真,能对仿真波形进行分析; 5) 具备EDA技术基础,能够熟练使用VHDL语言进行编程,掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理,学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真与测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来,调试电路的功能。 1、3课程设计的功能要求 基本功能:能进行正常的时、分、秒计时功能,分别由6个数码管显示24小时,60分钟,60秒钟的计数器显示。 附加功能:1)能利用硬件部分按键实现“校时”“校分”“清零”功能; 2)能利用蜂鸣器做整点报时:当计时到达59’59’’时开始报时, 鸣叫时间1秒钟; 3)定时闹铃:本设计中设置的就是在七点时进行闹钟功能,鸣叫 过程中,能够进行中断闹铃工作。 本人工作:负责软件的编程与波形的仿真分析。 2、方案设计与分析
中国美术简史复习资料 第二章.先美术(夏商周(西周春秋战国)奴隶社会封建社会)—青铜时代先礼乐兵工车，夏青铜器质饰薄。 商殷司母戊凝重，西周典雅铭文长。 春秋失蜡王子午，战国编钟日用器。 帛画人物御龙凤，仪态肃穆线挺拔。 第二编汉美术 威武雄壮兵马俑，深沉雄大汉石刻。 西汉壁画烧沟墓，东汉蒙林各尔。 西汉马王堆旌幡，东汉画像石砖盛。 武梁祠刻多故事，两汉俑富情趣。 马踏匈奴霍去病，马踏飞燕变奇葩。 第一章绘画艺术
第二章画像石与画像砖(兼具绘画雕刻两种因素) 第三章书法篆刻艺术 第四章雕塑艺术（中国雕塑史上的第一高峰）
第三编晋南北朝隋唐美术三国卫协不兴，东晋戴逵善雕塑。 东晋画家顾恺之，传神写照重眼神。 论画画云台山记，女史洛神列女传。 秀骨清像陆探微，疏体一二僧徭。 衣出水仲达，曲尽奇妙子华。 赫画品出六法，山水画论有两篇。 宗炳山水序神思，王微叙画归情致。 北敦煌石窟鹿，龙门伊阕四洞窟。
隋朝山水展子虔，青绿山水游春图。初唐画人阎立本，历代帝王步辇图。盛唐画圣吴道子，吴带当风莼菜条。仕女萱与周肪，画马霸和干。 花鸟薛稷并边鸾，山水二墨王唯。幌五牛笔朴厚，历代名画彦远。 绘画史资作传评，四大石窟画造像。雄浑刚健唐陵墓，华丽精巧唐三彩。
试论述敦煌莫高窟十六国、北朝时期壁画的艺术特点？ 答：莫高窟北朝窟壁画一般于四壁上层及顶部平某、飞天及天宫伎乐，下层为药叉等，中部除千佛外主要画说法、本生和因缘故事。十六国是现存最早的洞窟之一，左右二壁绘有本生、佛传等故事画，均以独幅画的形式通过故事中的典型情节来表现。画法豪放，以简单的圈染表现人体特征，并以细线勾勒。年代久远而变色，画面形成的特殊效果，成为早期绘画的一种典型特征。 解析“衣出水”含义。从“衣出水”看仲达的绘画风格。 答：北齐画家仲达，人称其“之笔，其体稠叠而衣服紧窄”，谓之“衣出水”，既运用稠密的细线表现薄质贴身衣褶，犹如刚从水中出来一样。 “家样”概括了佛教艺术在最初传入的几个世纪里中外交融的艺术风格，他被誉为“佛像之祖”，对佛教东渐起到一定的推动作用。 唐衣出水，吴带当风 代画家吴道子所画人物，其势圆转而衣服飞扬，富于运动感、节奏感。故有“衣出水，吴带当风”之说。第四编五代宋元美术（各民族交流和融合） 五代南唐周文矩，顾闳中绘熙载。 荆浩关仝重峦北，董源巨然秀江南。 黄家富贵珍禽图，徐熙野逸不拘泥。 宋代风俗汉臣，清明上河择端。 白描五马公麟，写意减笔人梁楷。 林泉高致论郭熙，米氏山水两父子。 千里江山王希孟，小景惠崇令穰。 早期山水一文武，秀气成宽老。 南宋唐松年，马远夏圭称四家。 马夏山水大剪裁，半边一角融诗情。 花鸟白与佶，高益武宗元。 竹派文同创，墨梅绝俗扬补之。 水仙秀稚孟坚，墨兰忠国思肖。 法常写意花鸟画，用笔肆意兼形神。
超声波测距电路 摘要：随着单片机、DSP、FPGA、CPLD技术的不断成熟，各种智能测量系统不断涌现，测距电路可以用在工业生产、医疗技术、日常生活中各个方面，典型的应用如汽车倒车告警、机器人的自动避障行走、工业上的液位、井深、管道长度等场合，本文在介绍超声波测距原理的基础上总结并讨论现有的几种电路设计方法，并提出增大测量距离及改善系统性能的实现方法。 关键词：超声波；测距；FPGA实现 1超声波是一种在弹性介质中的机械振荡,它是由与介质相接触的振荡源所引起的,其频率在20KHz以上。超声波为直线传播方式，频率越高，绕射能力越弱，但反射能力越强。超声波在介质中传播时在不同介面上具有反射的特性,由于它有指向性强、方向性好、传播能量大、传播距离较远等特点,常用于测量物体的距离、厚度、液位等。超声波的传播速度与介质的密度和弹性特性有关,它在空气中的传播速度为340m/s。发射一定频率的超声波,借助空气媒质传播,到达测量目标或障碍物后反射回来,其所经历的时间长短与超声波传播的路程的远近有关,测试传输时间可以得出距长。利用超声波特性、单片机控制、电子计数相结合可以实现非接触式测距。由于超声波检测迅速、方便、计算简单,且不受光线、电磁波、粉尘等的干扰,其测量精度较高。常用于桥梁、涵洞、隧道的距离检测中。 2使用超声波和使用激光测距的比较：基于以上介绍的超声波的特点不难区分它们的各自的适用场合，激光测距主要用于远程，如测月球到地球距离，或远距离无障碍测距，而且成本要比用超声波大，因为光速为3×10^8M/S，而一般市场上的单片机最高频率在十几至几十兆，（本人接触的ARM最大30M）如果测量的距离在十米左右，那么假设单片机别的都不做只是计数，出射光将在大约0.033us后返回，要求单片机CLK为1/0.033MHz，也就是说30M时钟频率的单片机刚发出出射激光的命令，光就已经在它的下个CLK脉冲来到了，更别提计数了，即使使用频率很高的单片机或其他器件如FPGA等在精度上将不能满足需要（通常在收发间隔中得到的计数脉冲越多精度越高）。但值得注意的是,超声波在空气中传播速度会随介质温度的升高而增大,气温每上升1℃,声波速度增加0.6mPs。所以在测量中要考虑温度变化的因素,进行温度补偿修正,减少测量误差。另外超声波在传输距离稍大时衰减很大，精度也随之降低。 3超声波发生/接收器：为了研究和利用超声波,人们研究了多种超声波发生器,常用的超声波发生器可以分为二大类,一是用电气方式产生超声波,如压电式、磁致伸缩式超声波发生器;二是用机械方式产生超声波,有加尔统笛、液哨和气流旋笛等。它们产生的超声波的频率、功率和声波特性各不相同。这里采用第一类的压电式超声波发生器,是利用压电晶体的电致伸缩现象,即压电效应。常用的压电材料有石英晶体、压电陶瓷等。在压电材料切片上施加一定频率的交变电压,当外加信号频率等于压电晶片的固有频率时,会产生电致伸缩振动,产生共振,并带动共振板振动,产生超声波。超声波的频率越高,方向性越好,但频率太高,衰减也大,传播的距离越短。考虑到实际工程测量要求,可以选用超声波的频率f=40kHz,波长λ=0.85cm。超声波的接收是利用超声波发生器的逆效应(逆压电效应)而进行工作的。当一定频率的超声波作用到压电晶体片上时,使晶体伸缩,在晶体的两端面产生交变电荷,把电荷转换成电压,再经放大输出,它的结构与发生器类似。发送和接收可以由一个超声换能器承担，它是一种既可以把电能转化为声能、又可以把声能转化为电能的器件或装置。换能器在电脉冲激励下可将电能转换为机械能，向外发送超声波；反之，当换能器处在接收状态时，它可将声能(机械能)转换为电能。超声波发生/接收器的外形和通常的驻极体话筒差不多，如果发生接收是分开的两个在安装过程中要注意它们之间的距离大概在6—8CM否则过于靠近易产生干扰。（可采用MA40LIS和MA40LIR） 4超声测距原理：最常用的超声测距方法是回声探测法。其工作原理是：使换能器向介质发射声脉冲，声波遇到被测物体(目标)后必有反射回来的声波(回波)作用于换能器上。若已知介质的声速为c，第一个回波到达的时刻与发射脉冲时刻的时间差为t，那么即可按式s=ct／2计算换能器与目标之间的距离。考虑到传感器的成本与安装的方便性，也可采用收发兼用型超声波探头，即实际距离d=s。声波的速度c与温度T有关。如果环境温度变化显著,则必须考虑温度 补偿问题。 5系统设计：
工艺美术史考点习题 原始社会工艺美术： （图腾）是最早的具有实用意义的一种装饰。 （磨制石器）和（陶器）是新石器时代物质文化的主要标志。 人物舞蹈彩陶盆出土于（青海上孙家寨）。 彩陶工艺以（装饰）取胜，而黑陶以（造型）见长。 马家窑彩陶的装饰花纹以（螺旋纹）最出色。 属于马厂型彩陶的有（裸体人像彩陶壶、回形纹罐）。 原始制陶工艺中，最具代表性的是（彩陶）和（黑陶）。 黑陶工艺产生于（龙山）文化中。 简述黑陶的工艺特点。黑、薄、光、纽 轮制的优点：、器形浑圆工整，趋于正圆。、器胎厚薄均匀。、提高了制陶的速度。 黑陶已采用轮制，其工艺特点：黑、薄、光、纽（盖纽）。彩陶以装饰见长，黑陶以造型取胜。（黑陶产生的前提是轮制技术的成熟） 彩陶：是新石器时代中晚期一种绘有黑色、红色装饰花纹的陶器，是原始社会制陶工艺中最出色的品种。它分布地区广，以黄河中游仰韶文化的彩陶和黄河上游马家窑文化的彩陶最有代表性，时间也较早。 半坡型彩陶的鱼形纹，是最具有代表性的装饰纹样。 原始社会彩陶工艺的主要类型及艺术特点。 原始社会彩陶以黄河中游仰韶文化的彩陶和黄河上游马家窑文化的彩陶最有代表性。仰韶文化的彩陶以西安半坡彩陶和河南陕县庙底沟彩陶最具有特色，艺术成就也最高。 半坡型彩陶常见的器形有卷唇平底或圆底盆、小口尖底瓶、敛口束腰葫芦瓶、细颈大腹壶以及杯、钵、罐、瓮、甑、釜等。装饰一般用直线，并多组成直边三角形，很少运用曲线。以动物纹为主。 庙底沟型彩陶在造型上的典型器形为:大口鼓腹小平底钵，有折唇和敛口两种。装饰多是单一的黑色或紫黑色成带式连续图案，图案构成多用直线和曲线结合，以植物为主。 马家窑文化的彩陶主要类型有马家窑型、半山型和马厂型。 马家窑彩陶已采用泥条盘筑法制作陶器，造型多样。装饰纹样以螺旋纹最有特色，点的运用之装饰画面产生定点和核心的效果，马家窑彩陶中有很大一部分彩陶通体画满花纹，同时又有内彩。 半山型彩陶质地细腻，呈橙黄色，表面磨光，造型更加实用，装饰精巧工整，是彩陶工艺中最精美的一类。 马厂型彩陶造型上也更加丰富，增加了流、盖、提梁和纽，以提高器物的使用功能。装饰纹样趋向于简略，具有刚健粗犷的艺术特色。 商、西周、春秋时期的工艺美术 代表奴隶社会工艺最高水平的是（青铜）工艺。 青铜器的铸造方法有（模范法）法和（失蜡法）法。 商代青铜器以（饕餮纹）作为主要纹饰。 商代，（司母毋鼎）是我国目前所知最大的一件青铜器。是为祭祀母亲而铸造，重875公斤，高133厘米，横长110厘米，宽78厘米。青铜金属在物理化学性能上的优点：、熔点比较低。（容易掌握铸造过程）、硬度可以增高，根据铜和锡的含量比例的不同，能够得到不同硬度的青铜器。、在熔铸时由于铜液膨胀性加大，可以减少气孔，得到清晰的花纹。、加锡可以增加青铜器的光泽度。（商代），有了原始青瓷。 商代青铜器的装饰艺术特点：图案纹样是以单独适合纹样为主，是以饕餮纹为主体，或双夔纹组成的饕餮。图案纹样多采用对称的格式，采用对称格式的原因：A、均衡的格式往往产生活泼感，而对称的格式则产生庄严感，可以强烈地烘托出青铜器的肃穆威严；B、与器物的制作和成型有关，青铜器用模块制作花纹，运用左右对称的办法，更能做到工整和准确。商代的装饰多采用主纹和地纹的结合，以饕餮纹作为主花，回纹为地花，制作精美层次丰富。 试述商周青铜工艺不同的艺术特点。（10分）
基于FPGA的Verilog HDL数字钟设计 专业班级姓名学号 一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计; 6.学会FPGA的仿真。 二、实验要求 ?功能要求： 利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 2)计时时间范围00:00:00－23:59:59 3)可实现校正时间功能； 4)可通过实现时钟复位功能：00:00:00 扩展功能： 5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。 6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接 7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接 8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能； ?设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系 统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快 得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。
原始古代（公元前-公元476年） 原始美术。是指人类最早的造型艺术，产生于旧石器时代晚期，即距今三万到一万多年之间。原始美术包括洞窟壁画、岩画、雕刻、建筑等。大多数现已发现的美术作品集中在欧洲，分别属于旧石器时代，中石器时代和新石器时代。 古代埃及美术。公元前3000年，其特点是：建筑体量巨大，宏伟壮观，具有强烈的崇高感；雕刻朴素写实，整体性强，有观念化、概念化和程式化的倾向；绘画线条流畅优美，色彩丰富。现遗存一些金字塔、雕刻和墓室壁画。埃及艺术是人类最早的文化遗产之一，具有重要的历史价值和艺术价值。 美索不达米亚艺术。公元前3000-前331年出现于底格里斯河和幼发拉底河流域一带的美术。分为四个时期：苏美尔——阿卡德时期?巴比伦时期?亚述时期?新巴比伦时期 其特点是：各种艺术风格互相渗杂，多种渊源汇集，造型艺术绚丽多彩。传世艺术品有圆雕、浮雕、陶器、乐器和贵金属工艺品，以及巨大的神庙和宫殿遗址。汉谟拉比是古巴比伦最杰出的国王，《汉谟拉比法典》是史上第一部强调“公平”的法典 希腊艺术。公元前12-前1世纪广义上包括爱琴艺术。公元前5-前4世纪，是希腊艺术的全盛时期，产生了米隆、菲迪亚斯、波利克里托斯、斯科帕斯、普拉克西特列斯等艺术家和帕提侬神庙、宙斯祭坛等建筑艺术。其雕刻具有强健的体魄、昂扬的精神和典雅优美的造型，被尊崇为造型艺术的典范。 （1）.克利特—迈锡尼时期取自神话或体育竞技《持蛇的年轻女神》 （2）.古风时期 （3）.鼎盛时期优雅抒情，较具个性。米隆——《掷铁饼者》 （4）.希腊化时期风格趋向多样，人物激动无比。《米洛斯的阿芙罗狄蒂》 罗马艺术。公元前509-公元476年罗马帝国的美术。创造了大量的美术作品。其内容多为享乐性的世俗生活，形式上追求宏伟壮丽，刻画人物强调个性。突出成就主要反映在建筑、壁画、肖像雕刻方面，例：庞贝壁画、 巴特隆神庙——殿外采朵尼克式柱子，显现胸围端庄、和谐优美的艺术效果。能感受雅典人的人本主义思想和英雄气魄。殿内采用依奥尼克柱 中世纪（476-15世纪） 中世纪艺术。一般指5-15世纪的西方美术。雕刻、镶嵌画、壁画、插图画等也获得了繁荣。中世纪艺术属于基督教艺术，它不注重客观世界的真实描写，而往往以夸张、变形等手法表现精神世界。 哥特式建筑——巴黎圣母院、夏尔特尔大教堂、德国的科隆大教堂、英国的林肯教堂和意大利的米兰大教堂 特征：尖笋式的塔楼，穹顶正中开了三个大门，中间的门为主要通道，高大，宽敞，明亮的内部有很好的采光，色彩丰富的玻璃镶嵌花窗，广泛运用交叉肋拱、高扶壁、飞扶壁、尖拱结构和新装饰体系为特征。 罗马式建筑——杜勒姆教堂、意大利的比萨大教堂、法国的普瓦提埃大教堂、德国的沃姆斯大教堂 典型特点：使用圆拱，窗户高、面积小。顿时厚重的轮廓，平衡稳重的布局和严密安稳的内部空间。出现在教堂外部墙壁上的雕刻多取材于《圣经》故事，并以非写实性和框架法为特点。 拜占庭建筑——君士坦丁堡的圣索菲亚教堂。 圣索菲亚教堂是座带有圆顶的高大建筑物，气势宏伟。呈集中式布局，主要部分是一个巨大的半圆形穹顶。在外部，飞扶壁、拱顶、半穹隆等结构波浪式的一层层推向高处，在主穹隆处到达高潮。内部金碧辉煌，色彩玲琅满目 文艺复兴时期（14-16世纪）人文主义思想 佛罗伦萨画派。是意大利文艺复兴时代形成的美术流派，13世纪末已经形成，早期代表画家有：乔托·迪·邦多纳、马萨乔、安杰利科、乌切洛、波提切利等。盛期代表画家有：达·芬奇、米开朗基罗、拉斐尔。15世纪中叶以后佛罗伦萨画派已呈衰退之势，取而代之的是以罗马为中心的罗马画派。16世纪末，由于佛罗伦萨政治上失去独立，经济衰落，以及画家盲目崇拜前辈的结果，逐渐走向风格主义。 波提切利——《维纳斯的诞生》、《春》、《诽谤》、《圣母领报》、《玛尼菲卡特的圣母》
即将实施的AQ: 通用类AQ 其他类AQ 石油行业类AQ 化工类AQ 金属非金属矿山类AQ 烟花爆竹类AQ 煤矿类AQ 2015年9月1日即将实施的AQ AQ/T 9009-2015 生产安全事故应急演练评估规范 AQ 3051-2015 液氯钢瓶充装自动化控制系统技术要求AQ/T 3052-2015 危险化学品事故应急救援指挥导则 AQ 3053-2015 立式圆筒形钢制焊接储罐安全技术规范AQ/T 3054-2015 保护层分析（LOPA）方法应用导则 AQ 5217-2015 木器涂装职业安全健康要求 AQ 4241-2015 纺织工业除尘设备防爆技术规范 AQ 4242-2015 纺织业防尘防毒技术规范 AQ 4243-2015 石棉生产企业防尘防毒技术规范 AQ/T 4244-2015 造纸企业防尘防毒技术规范 AQ 4245-2015 卷烟制造企业防尘防毒技术规范 AQ 4246-2015 建材物流业防尘技术规范 AQ/T 4247-2015 水泥生产企业防尘防毒技术规范 AQ/T 4248-2015 钢铁企业烧结球团防尘防毒技术规范AQ/T 4249-2015 制鞋企业防毒防尘技术规范 AQ 4250-2015 电镀工艺防尘防毒技术规范 AQ/T 4251-2015 木材加工企业职业病危害防治技术规范AQ/T 4252-2015 黄金开采企业职业危害防护规范 AQ/T 4253-2015 箱包制造企业职业病危害防治技术规范AQ 4254-2015 涂料生产企业职业健康技术规范
AQ/T 4255-2015 制药企业职业病危害防治技术规范 AQ/T 4256-2015 建筑施工企业职业病危害防治技术规范 AQ/T 4257-2015 宝石加工企业职业病危害防治技术规范 AQ/T 4258-2015 玻璃生产企业职业病危害防治技术规范 AQ/T 4259-2015 石棉矿山建设项目职业病危害预评价细则 AQ/T 4260-2015 石棉矿山建设项目职业病危害控制效果评价细则 AQ/T 4261-2015 石棉矿山职业病危害现状评价细则 AQ/T 4262-2015 石棉制品业建设项目职业病危害控制效果评价细则 AQ/T 4263-2015 石棉制品业职业病危害现状评价细则 AQ/T 4264-2015 石棉制品业建设项目职业病危害预评价细则 AQ/T 4265-2015 木制家具制造业建设项目职业病危害预评价细则 AQ/T 4266-2015 木制家具制造业职业病危害现状评价细则 AQ/T 4267-2015 木制家具制造业建设项目职业病危害控制效果评价细则 AQ/T 4268-2015 工作场所空气中粉尘浓度快速检测方法--光散射法 AQ/T 4269-2015 工作场所职业病危害因素检测工作规范 AQ/T 4270-2015 用人单位职业病危害现状评价技术导则 AQ/T 4271-2015 通风除尘系统运行监测与评估技术规范 通用类AQ AQ 8006-2010 安全生产检测检验机构能力的通用要求 AQ8007-2013 城市轨道交通试运营前安全评价规范 AQ/T 8008-2013 职业病危害评价通则 AQ/T 8009-2013 建设项目职业病危害预评价导则 AQ/T 8010-2013 建设项目职业病危害控制效果评价导则 AQ/T 9001-2006 安全社区建设基本要求 AQ/T 9002-2006 生产经营单位安全生产事故应急预案编制导则 AQ 9003-2008 企业安全生产网络化监测系统技术规范 AQ 9003.1-2008 企业安全生产网络化监测系统技术规范第1部分:危险场所网络化监测系统现场接入技术规范 AQ 9003.2-2008 企业安全生产网络化监测系统技术规范第2部分：危险场所
南昌大学实验报告 学生姓名：邓儒超学号：6100210045 专业班级：卓越通信101 实验类型：□验证□综合□√设计□创新实验日期：2012.10.28 实验成绩： 实验三数字钟设计 一、实验目的 （1）掌握数字钟的设计 二、实验内容与要求 （1）设计一个数字钟，要求具有调时功能和24/12进制转换功能 （2）进行波形仿真，并分析仿真波形图； （3）下载测试是否正确； 三、设计思路/原理图 本次数字钟的设计采用了自顶向下分模块的设计。底层是实现各功能的模块，各模块由vhdl语言编程实现：顶层采用原理图形式调用。其中底层模块包括秒、分、时三个计数器模块、按键去抖动模块、按键控制模块、时钟分频模块、数码管显示模块，其中，时计数器模块又包括24进制计数模块、12进制计数模块、24/12进制转换模块。设计框图如下： 由图可以清晰的看到数字钟系统设计中各功能模块间连接关系。系统时钟1KHZ经过分频后产生1秒的时钟信号，1秒的时钟信号作为秒计数模块的输入信号，秒计数模块产生的进位信号作为分计数模块的输入信号，分计数模块的进位信号作为时计数模块的输入信号。秒计数模块、分计数模块、时计数模块的计数输出分别送到显示模块。由于设计中要使用按键进行调节时间，而按键的动作过程中存在产生得脉冲的不稳定问题，所以就牵扯到按键去抖动的问题，对此系统中设置了按键去抖动模块，按键去抖动模块产生稳定的脉冲信号送入按键控制模块，按键控制模块根据按键的动作对秒、分、时进行调节。 原理图如下：
四、实验程序（程序来源：参考实验室里的和百度文库的稍加改动，还有自己写的） 1、分频模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpin IS PORT(CLK:IN STD_LOGIC; CLK1:OUT STD_LOGIC); END fenpin; ARCHITECTURE behav OF fenpin IS SIGNAL X,CNT:STD_LOGIC_VECTOR(11 DOWNTO 0); BEGIN P1:PROCESS(CLK) BEGIN X<="001111101000";--1000分频 IF CLK'EVENT AND CLK = '1' THEN CNT<=CNT+1; IF CNT=X-1 THEN CLK1<='1';CNT<="000000000000"; ELSE CLK1<='0'; END IF; END IF; END PROCESS; END behav; 2、60进制计数器（秒、分计数器）模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count60 IS PORT(EN,RST,CLK1: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT: OUT STD_LOGIC); END count60;
西班牙北部的阿尔塔米拉洞窟壁画 是约15000年前的克罗马农人创造的，佃世纪下半期 被发现。 法国南部的拉斯科洞窟是一处规模更大的洞穴遗址，被西方人誉为“ 史前的西斯廷大教堂”。 最著名的巨石文化遗迹是 英国北部的环形巨石群一一英国人称其为“ Storehenge ,意为“昂起来的 石头”。 吉萨的三座大金字塔，是胡夫和他的两个儿子哈夫拉、门卡乌拉。 雕像姿势保持直立状态，双臂紧贴身侧，头部在身体的中轴线上，两眼直视前方，面部写实，又有 理想化的色彩，表情庄严，人的姿势也按地位的尊卑被严格限定，无论国王和王后，大臣和书记员 站着或坐着，姿态近乎于僵硬呆板的端庄是其共同特征，以致人们几乎只能从正面的角度去观赏。 《拉荷太普及妻诺弗雷坐像》《纳米尔石板浮雕》 巴比伦时期 遗存的作品最著名的是公元前十八世纪中叶的 公元前8世纪末建造的萨尔贡二世王宫入口处的一对高 雕，浮雕相结合的作品，其艺术构思巧妙，气势雄壮有力， 希腊时期的陶甁画的两种描绘风格：黑绘风格和红绘风格。 “。《海神波塞冬像》造型完美，动作矫健而富有变化，是古典 时期雕刻从“ 表现运动的代表作，现实了希腊雕刻艺术的成熟。 雕像残片《命运三女神》是巴特农神庙的东面人字形山墙上雕像中的一组。 《尼多斯的阿芙洛蒂忒》是希腊雕刻艺术史上第一件以全裸形态来表现女神的惊世骇俗之作，是 雅 典衰微时期的精品。 举世闻名的女神雕像《米洛斯的阿芙洛蒂忒》即今天的“断臂的维纳斯”雕像，因1820年发现与米 洛斯岛而得名。人们公认她是希腊女神雕像中最完美的一件。 在爱琴海北部的萨莫色雷斯岛海边发现的一座大理石雕刻原作《 萨莫色雷斯的胜利女神》是希腊雕 刻作品中表现胜利女神 尼凯的一件珍贵的杰作。 罗马建筑的发展得力于优良的材料和卓越的技术。 在神庙中最出色的是供奉 朱庇特等神的《万神殿》。 《提图斯凯旋门》是建筑史学界公认的最据古典精神的凯旋门之一。 最为著名的是罗马大圆剧场一一《克里西姆竞技场》。它是迄今遗存的古罗马建筑工程中最卓越的代 表，也是古罗马帝国国威的象征。 对新风格起决定性影响的是 弗洛伦萨的乔托，乔托是第一位运用新方法作画的艺术家，它摒弃了中 世纪拜占庭式的官方艺术风格，把 哥特式雕刻的写实与拜占庭的透视法相结合。 佛罗伦萨主教堂穹顶的设计和建造标志着建筑设计方面 复兴的到来。它的设计者是15世纪佛罗伦萨 最著名的建筑师布鲁内莱斯基。 著名艺术史学家 瓦萨里认为马萨乔是意大利文艺复兴 第一位摆脱艺术上呆板僵硬风格，赋予人物以 生动形象和生活气息的画家。《圣母与圣安娜》《纳税钱》 扬?凡?埃克是15世纪北欧最伟大的绘画大师。他同兄长伯特-凡?埃克共同完成了《根特祭坛画》, 结束了平面僵硬，缺少空间感的绘画风格，为 尼德兰绘画的发展开辟了新的道路，《根特祭坛画》是 根特市圣贝文大教堂的一组祭坛画。《阿尔诺芬妮夫妇像》 米开朗基罗的代表作，巨型天顶画，《创世纪》及晚年作品祭坛画《最后的审判》 拉斐尔代表作是歌颂学者的《雅典学院》壁画。 乔凡尼?贝利尼 是威尼斯画派的奠基人 乔尔乔纳开始了威尼斯画派向全盛时期的过渡，代表作《 入睡的维纳斯》。 提香的创作几乎贯穿了整个16世纪，他像米开朗基罗一样长寿，又如拉斐尔一般幸运，他是文艺复 兴时期在色彩方面最有成就的大师。 康斯太勃尔是最具特色的画家，是19世纪英国重要的风景画家。代表作《 干草车》 昆丁 ?马苏斯代表作《兑换银钱的人和他的妻子》。 勃鲁盖尔在创作成熟时期充满热情的塑造了很多 农民形象，如《农民舞蹈》《农民婚礼》《瞎子引路》。 勃鲁盖尔是与意大利艺术风格 相区别的最后一位 尼德兰画家。他喜欢以高点俯视法组织画面，使景 物层层展开，形成深远空间，囊括全部景观，把自然景观同简单勾勒的人物融为一体。 丢勒精通木板，铜版画。他把版画由宗教插图的地位提高到独立的画种，早期作品 木刻组画《启示 录》取自《新约?约翰启示录》，并为纽伦堡创作《四使徒》 小汉斯?荷尔拜因出生于绘画世家，代表作为《伊拉斯莫斯像》。 帕米贾尼诺创作了《长颈圣母》，《镜里的自画像》一类古怪变形的作品。《长颈圣母》中圣母身材修 长，双肩瘦削，十指纤纤。圣婴的身体和前面天使的腿都拉长变形，整幅画的透视也很不协调，这 种非现实的主观色彩相当浓《汉谟拉比法典碑》浮雕。（两河流域看看） 420厘米的《人首翼兽像》是一尊建材，圆 显示出强烈的威慑力。 《阿喀琉斯和埃阿斯玩骰子》 古风式的微笑”转变到