文档编号：WX_HW_0003
文档分类：硬件技术文档
（A
A.硬件设计技术文档
主从JK触发器设计同步计数器方案
Version 1.1
目录
目录 2
1.概述 3
2.总体描述 3
2.1.功能描述 3
2.2.顶层框图 3
2.3.引脚描述 4
2.4.接口时序 4
3.模块划分 5
3.1 概述（叙述一下划分的几个大的模块） 5
3.2模块A 5
3.2.1功能定义 5
3.2.2信号描述 6
3.2.3时序描述（包含必要的时序图以及文字说明） 6
3.2.3 祥细设计 6
3.3模块B 7
3.4模块C 8
……错误！未定义书签。
4.模块分述（设计比较复杂的时候，根据需要对模块进行细化说明，需要加上模块分述这一部分。）8
4.1模块A 8
4.1.1.模块A_1（这部分的内容与模块化分中模块的说明相同）错误！未定义书签。
4.2.2模块A_2 错误！未定义书签。
4.2模块B 8
4.3模块C 8
5.验证方案9
6.测试方案12
7.设计开发环境12
8.设计开发计划12
1.概述
本设计采用主从JK触发器设计同步计数器。
2.总体描述
主从JK触发器由一个钟控D_FF和一个钟控T_FF组成，利用主从JK触发器实现一个同步计数器。
2.1.功能描述
本设计清零信号clear低电平有效，输入数据在时钟信号clock的上升沿被锁存，触发器在clock的下降沿输出，当count_enable信号为低电平时停止计数。
2.顶层框图
图2.1计数器顶层框图
2.3.引脚描述
表2.1 顶层接口信号描述
2.4.接口时序
清零信号clear低电平有效，输入数据在时钟信号clock的上升沿被锁存，触发器在clock的下降沿输出，当count_enable信号为高电平时计数器计数，Q自动加1。具体时序关系如图2.1所示
图2.2计数器接口时序图3.模块划分
本设计分为三个模块。
A:顶层模块
B:D_FF模块
.C:T_FF 模块
3.1 概述（叙述一下划分的几个大的模块）3.2模块A
module counter(Q , clock, clear);
// I/O ports
output [3:0] Q;
input clock, clear;
// Instantiate the T flipflops
T_ff tff0(Q[0], clock, clear);
T_ff tff1(Q[1], Q[0], clear);
T_ff tff2(Q[2], Q[1], clear);
T_ff tff3(Q[3], Q[2], clear);
endmodule
3.2.1功能定义
本模块采用主从JK触发器设计一个同步计数器。
3.2.2信号描述
表3.1 模块A信号描述
3.2.3时序描述（包含必要的时序图以及文字说明）
图3.1 计数器的序图
3.2.3 祥细设计
3.1 计数器详细结构.3.3模块B
module edge_dff(q, qbar, d, clk, clear);
// Inputs and outputs
output q,qbar;
input d, clk, clear;
// Internal variables
wire s, sbar, r, rbar,cbar;
// Data flow statements
//Create a complement of signal clear
assign cbar = ~clear;
// Input latches
assign sbar = ~(rbar & s),
s = ~(sbar & cbar & ~clk),
r = ~(rbar & ~clk & s),
rbar = ~(r & cbar & d);
// Output latch
assign q = ~(s & qbar),
qbar = ~(q & r & cbar);
endmodule
// Edge triggered T-flipflop. Toggles every clock
// cycle.
3.4模块C
module T_ff(q, clk, clear);
// I/O ports
output q;
input clk, clear;
// Instantiate the edge triggered DFF
// Complement of output q is fed back.
// Notice qbar not needed. Empty port.
edge_dff ff1(q, ,~q, clk, clear);
endmodule
// Ripple counter
4.模块分述（设计比较复杂的时候，根据需要对模块进行细化说明，需要加上模块分述这一部分。）
4.1模块A
4.2模块B
4.3模块C
.4.4模块D
5.验证方案
给出对于整个设计的验证方法，详见《xxxx总体仿真验证方案》。
源程序：
// Edge triggered D flipflop
module edge_dff(q, qbar, d, clk, clear);
// Inputs and outputs
output q,qbar;
input d, clk, clear;
// Internal variables
wire s, sbar, r, rbar,cbar;
// Data flow statements
//Create a complement of signal clear
assign cbar = ~clear;
// Input latches
assign sbar = ~(rbar & s),
s = ~(sbar & cbar & ~clk),
r = ~(rbar & ~clk & s),
rbar = ~(r & cbar & d);
// Output latch
assign q = ~(s & qbar),
qbar = ~(q & r & cbar);
endmodule
// Edge triggered T-flipflop. Toggles every clock
// cycle.
module T_ff(q, clk, clear);
// I/O ports
output q;
input clk, clear;
// Instantiate the edge triggered DFF
// Complement of output q is fed back. // Notice qbar not needed. Empty port. edge_dff ff1(q, ,~q, clk, clear);
endmodule
// Ripple counter
module counter(Q , clock, clear);
// I/O ports
output [3:0] Q;
input clock, clear;
// Instantiate the T flipflops
T_ff tff0(Q[0], clock, clear);
T_ff tff1(Q[1], Q[0], clear);
T_ff tff2(Q[2], Q[1], clear);
T_ff tff3(Q[3], Q[2], clear);
endmodule
// Top level stimulus module
module stimulus;
// Declare variables for stimulating input
reg CLOCK, CLEAR;
wire [3:0] Q;
initial
$monitor($time, " Count Q = %b Clear= %b", Q[3:0],CLEAR);
initial
$gr_waves( "clk", CLOCK,
"Clear", CLEAR,
"Q", Q[3:0],
"Q0", Q[0],
"Q1", Q[1],
"Q2", Q[2],
"Q3", Q[3]);
// Instantiate the design block counter
counter c1(Q, CLOCK, CLEAR);
// Stimulate the Clear Signal
initial
begin
CLEAR = 1'b1;
#34 CLEAR = 1'b0;
#200 CLEAR = 1'b1;
#50 CLEAR = 1'b0;
end
// Setup the clock to toggle every 10 time units
initial
begin
CLOCK = 1'b0;
forever #10 CLOCK = ~CLOCK;
end
// Finish the simulation at time 200
initial
begin
#400 $finish;
end
endmodule
仿真图：
6.测试方案
（这个只对整个完整的电路功能的测试需要给出测试方案，对于模块设计不需要给出测试方案。）
采用FPGA进行硬件测试。使用Xilinx的ISE进行综合。开发板采用Xilinx的ML403，FPGA型号为Virtex-4 XC4VFX12。详见《xxxx总体测试方案》。
7.设计开发环境
综合工具：Xilinx ISE 10.1
FPGA设计和仿真工具：Modelsim ，Active HDL 8.1
8.设计开发计划
苏州市职业大学 实习(实训)说明书名称主从D触发器0.35μm工艺版图设计 2014年9月1日至2014年9月5日共1 周 院部电子信息工程学院 班级 12微电子技术1班 姓名陈冬丽 院长张欣 系主任陈伟元 指导教师吴尘 校外指导教师徐静
目录 第一章绪论 0 1.1 版图设计基础知识 0 1.1.1设计流程 0 1.1.2设计步骤 0 1.1.3 设计规则及验证 (1) 1.2 标准单元版图设计 (1) 1.2.1标准单元版图设计简介 (1) 1.2.2标准单元版图设计的意义 (1) 1.2.3标准单元版图设计的优点 (1) 第二章 D触发器介绍 (2) 2.1 D触发器简介 (2) 2.1.1 触发器的分类 (2) 2.2主从D触发器的介绍 (3) 第三章 0.35um工艺主从D触发器的设计 (5) 3.1 主从D触发器电路图的设计步骤及电路图 (5) 3.2 主从D触发器版图的设计步骤及电路图 (6) 3.3 DRC及LVS验证方法及结果 (7) 第四章心得体会 (8) 参考文献 (9)
第一章绪论 1.1 版图设计基础知识 版图是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小，各层拓扑定义等有关器件的所有物理信息。集成电路制造厂家根据版图来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。版图在设计过程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设计软件都有设计版图的功能。 1.1.1设计流程 版图设计是创建工程制图的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。 1.1.2设计步骤 1、首先市场部通常会详细说明需要开发的产品。 2、下一步是规定设计的结构或者行为。电路设计工程师规定芯片的结构来满足市场需求。 3、系统仿真由一组设计师完成。这组设计师会对将要集成在最终芯片中的各个单独模块进行定义和验证。 4、版图设计由版图设计师完成。他们的工作包括放置多边形，对于所有的模块，利用电路组生成的电路图来实现晶体管、基底连线、连线等。拿去大规模生产的最终设计是整个芯片的版图。 5、在第一块晶圆制造出来后，测试工程师组成就要开始尝试测试芯片，首先，他们将检查工艺参数是否在可以接受的允许误差范围内。下一步是使用工程测试仪来测试芯片，以便于找出所有的违规，并尝试在现场解决这些问题。
主从型RS触发器 教学目的：1、让学生掌握主从型RS触发器的工作原理 2、培养学生的分析能力 教学重点：主从工作过程的分析 教学难点：主从RS触发器电路的真值表 教学方法：讲授 教学时间：2课时 教学过程： 一、复习： RS触发器的逻辑功能 二、新授：主从RS触发器 1. 电路形式 首先学生要从电路形式上来认识主从型RS触发器，然后才能从原有的RS 触发器入手来进行分析，有利于学生知识的系统化，能够有层次感。 先从同步RS触发器的缺点开始，分析电路的问题所在，担出解决问题有办法。以提高学生的学习兴趣。 2. 工作原理 CP=1期间，主触发器状态随R 、S翻转，从触发器状态保持不变。
CP从1变成0时，从触发器的状态随此时主触发器状态翻转。 CP=0期间，主触发器和从触发器状态均保持不变。 因此，主从RS触发器是一个边沿触发器 然后由工作原理推出真值表。以利于学生有序的掌握知识。由于电路的结构比较复杂，学生在平时使用的过程在中会有较多的不便，故引出主从型RS触发器的逻辑符号，以便在平时画图时使用。 3. 功能表、表达式和逻辑符号 真值表不能够死记硬背，要讲究机巧，这里要引用RS触发器的规则，这里是输入高电平有效，只有当输入有一个为1时，输出才可能发生变化，当RS为00时则输出不变。当两个现时有效时则输出不能确定。由于R像0则当RS为10时则输出为0，又由于S像1，则当RS输入为01时，则输出为1。这样学生就会较深的记住主从型RS触发器的真值表了。又能够让学生区分同步RS触发器的逻辑功能。 4. 波形图 主从RS触发器的状态只在时钟信号的下降沿翻转，抗干扰能力较强！克服
课程设计任务书 学生姓名：王志强专业班级：电子1101班 指导教师：刘金根工作单位：信息工程学院 题目: 主从RS触发器电路设计 初始条件： 计算机、ORCAD软件、L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：2周 2、技术要求： （1）学习ORCAD软件、L-EDIT软件。 （2）设计一个CMOS四输入与非门电路。 （3）利用ORCAD软件、L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2013.11.25-11.27学习ORCAD软件、L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。 2013.11.28-12.5对主从RS触发器电路进行设计仿真工作，完成课设报告的撰写。 2013.12.6 提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
摘要 (1) 1 绪论 (2) 2 设计内容及要求 (3) 2.1 设计的目的及主要任务 (3) 2.2 设计思想 (3) 3软件介绍 (4) 3.1 OrCAD简介 (4) 3.2 L-Edit简介 (5) 4 主从RS触发器电路介绍 (6) 4.1 主从RS触发器的组成 (6) 4.2 主从RS触发器电路真值表 (7) 5 Cadence中主从RS触发器电路的设计 (8) 5.1 主从RS电路原理图的绘制 (8) 5.2 主从RS触发器电路的仿真 (9) 6 L-EDIT中主从RS触发器电路版图的设计 (11) 6.1 版图设计的基本知识 (11) 6.2 与非门的绘制 (12) 6.3主从RS触发器版图设计 (14) 7课程设计总结 (15) 参考文献 (16)
苏州市职业大学实习(实训)说明书名称主从D触发器0.35μm工艺版图设计2014年9月1日至2014年9月5日共1 周 院部电子信息工程学院 班级12微电子技术1班 姓名陈冬丽 院长张欣 系主任陈伟元 指导教师吴尘 校外指导教师徐静
目录 第一章绪论 (1) 1.1 版图设计基础知识 (1) 1.1.1设计流程 (1) 1.1.2设计步骤 (1) 1.1.3 设计规则及验证 (2) 1.2 标准单元版图设计 (2) 1.2.1标准单元版图设计简介 (2) 1.2.2标准单元版图设计的意义 (2) 1.2.3标准单元版图设计的优点 (2) 第二章D触发器介绍 (3) 2.1 D触发器简介 (3) 2.1.1 触发器的分类 (3) 2.2主从D触发器的介绍 (4) 第三章0.35um工艺主从D触发器的设计 (6) 3.1 主从D触发器电路图的设计步骤及电路图 (6) 3.2 主从D触发器版图的设计步骤及电路图 (7) 3.3 DRC及LVS验证方法及结果 (8) 第四章心得体会 (9) 参考文献 (10)
第一章绪论 1.1 版图设计基础知识 版图是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小，各层拓扑定义等有关器件的所有物理信息。集成电路制造厂家根据版图来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。版图在设计过程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设计软件都有设计版图的功能。 1.1.1设计流程 版图设计是创建工程制图的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。 1.1.2设计步骤 1、首先市场部通常会详细说明需要开发的产品。 2、下一步是规定设计的结构或者行为。电路设计工程师规定芯片的结构来满足市场需求。 3、系统仿真由一组设计师完成。这组设计师会对将要集成在最终芯片中的各个单独模块进行定义和验证。 4、版图设计由版图设计师完成。他们的工作包括放置多边形，对于所有的模块，利用电路组生成的电路图来实现晶体管、基底连线、连线等。拿去大规模生产的最终设计是整个芯片的版图。 5、在第一块晶圆制造出来后，测试工程师组成就要开始尝试测试芯片，首先，他们将检查工艺参数是否在可以接受的允许误差范围内。下一步是使用工程测试仪来测试芯片，以便于找出所有的违规，并尝试在现场解决这些问题。