数字电路实验八同步时序电路逻辑的设计

实验报告

课程名称：数字电路实验第8 次实验实验名称：同步时序电路逻辑设计

实验时间：2012 年 5 月29 日

实验地点：组号

学号：

姓名：

指导教师：评定成绩：

《数字电路与系统设计》实验指导书 1 一、实验目的：

1．掌握同步时序电路逻辑设计过程。

2．掌握实验测试所设计电路的逻辑功能。

3．学习EDA软件的使用。

二、实验仪器：

三、实验原理：

同步时序电路逻辑设计过程方框图如图8-1所示。

《数字电路与系统设计》实验指导书 2

图8-1

其主要步骤有：

1．确定状态转移图或状态转移表

根据设计要求写出状态说明，列出状态转移图或状态转移表，这是整个逻辑设计中最困难的一步，设计者必须对所需要解决的问题有较深入的理解，并且掌握一定的设计经验和技巧，才能描绘出一个完整的、较简单的状态转移图或状态转移表。

2．状态化简

将原始状态转移图或原始状态转移表中的多余状态消去，以得到最简状态转移图或状态转移表，这样所需的元器件也最少。

3．状态分配

这是用二进制码对状态进行编码的过程，状态数确定以后，电路的记忆元件数目也确定了，但是状态分配方式不同也会影响电路的复杂程度。状态分配是否合理需经过实践检验，因此往往需要用不同的编码进行尝试，以确定最合理的方案。

4．选择触发器

通常可以根据实验室所提供的触发器类型，选定一种触发器来进行设计，因为同步时序电路触发器状态更新与时钟脉冲同步，所以在设计时应尽量采用同一类型的触发器。选定触发器后，则可根据状态转移真值表和触发器的真值表作出触发器的控制输入函数的卡诺图，然后求得各触发器的控制输入方程和电路的输出方程。

5．排除孤立状态

理论上完成电路的设计后，还需检查电路有否未指定状态，若有未指定状态，则必须检查未指定状态是否有孤立状态，即无循环状态，如果未指定状态中有孤立状态存在，应采取措施排除，以保证电路具有自启动性能。

经过上述设计过程，画出电路图，最后还必须用实验方法对电路的逻辑功能进行验证，如有问题，再作必要的修改。时序电路的功能测试可以用静态和动态两种方法进行，静态测试由逻辑开关或数据开关提供输入信号，测试各级输出状态随输入信号变化的情况，可用指示灯观察，用状态转移真值表或功能表来描述。动态测试是在方波信号的作用下，确定各输出端输出信号与输入信号之间的时序图，可用示波器观察波形。

在实际的逻辑电路设计中，以上的设计过程往往不能一次性通过，要反复经过许多次仿真和调试，才能符合设计要求，既费时费力，又提高了产品的成本，而且，随着电路的复杂化，受工作场所及仪器设备等因素的限制，许多试验不能进行。为了解决这些问题，很多国内外的电子设计公司于20世纪80年代末、90年代初，推出了专门用于电子线路仿真和设计

《数字电路与系统设计》实验指导书 3

的“电子设计自动化（EDA）”（Electronics Design Automation）软件，电子产品设计人员利用这个软件对所设计的电路进行仿真和调试，一方面可以验证所设计的电路是否能达到设计要求的技术指标，另一方面又可以通过改变电路中元器件的参数，使整个电路性能达到最佳。

四、实验内容：

1．用给定的触发器及门电路设计101序列信号（串行）检测器。该同步时序电路有一个输入X，一个输出Z，对应于输入序列101的最后一个1，输出Z=1。设序列可以重叠检测。

要求：输入X用一个逻辑开关控制，CP用单脉冲开关控制，一个CP 送入X的一个数码，输出Z及触发器状态Q接指示灯。

设X=010101110100101时，观察指示灯并记录。

答：电路图和表达式如下：

《数字电路与系统设计》实验指导书 4

2．用一片74LS194及适当门电路实现：

00101序列信号发生器（若74LS194构成右移，Q2作为输出）101序列信号（并行）检测器（输出Z=1）

答：电路图和表达式如下：

D SR=Q1n Q4n

Z=Q2n Q3n Q4n

《数字电路与系统设计》实验指导书 5

要求：叙述设计过程，写出设计方案，构成逻辑电路。用示波器观察实验电路。画出CP、Q2、Z的对应波形。

步骤：正确完成实验电路，接入1KHz的CP信号，用示波器的一个探头接CP端，另一个探头接Q2端，观察相应的波形并记录；改变接Q2端的探头至序列信号检测器的输出Z端，观察相应的波形并记录。把它们画在一张图上，完成要求。

五、实验思考：

1．时序电路的自启动的作用是什么？

答：保证即便因为偶然因素电路的状态偏离了正常的循环，电路也能够在有限步骤内自行调整重新进入循环，提高电路的稳定性。

2．序列信号检测器不可重叠检测应怎样设计？

答：应该比可重叠的多一个状态，即到最后一步时，无论电路得到的是0还是1，都回到初态，只是输出因最后一个输入的不同而不同。

实验五--时序逻辑电路实验报告

实验五时序逻辑电路(计数器和寄存器)-实验报告 一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20等。 三、实验原理和实验电路 1．计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。 表5.1 74LSl61（74LS163）的功能表 清零预置使能时钟预置数据输入输出 工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××（）××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路： 十进制计数器 同步清零法 同步置数法

数字电子技术基础实验三 时序电路设计

数字电子技术基础 实验报告 题目：实验三时序电路设计 小组成员： 小组成员：

实验三时序电路设计 一、实验目的 1.熟悉使用QuartusⅡ软件内嵌函数，实现脉冲信号； 2.了解掌握实验开发板上数码管和LED部分 3.强化对74161二进制计数器、7447七段译码器、74194移位寄存器的理解和应用。 二、实验要求 要求1：参照参考内容，用QuartusⅡ软件内嵌函数ipm_counter 实现50M分频，输出频率为1Hz秒脉冲信号，用实验板上绿色LED灯观察。 要求2：参照参考内容中数码管显示控制电路设计方法，用74161二进制计数器、7447七段译码器和若干门电路，用原理图输入方法实现一个七段数码管上显示0、1、2、3、4、5、0、2、4、1、3、5。 要求3：参照参考内容，用74161二进制计数器、74194移位寄存器和若干门电路，用原理图输入方法实现彩灯控制器电路设计。 验收要求：将要求2和要求3同时在电路上实现，验收时能够说明电路设计的原理。 注：如果电脑软件出现Megafunction无法启用，可利用绑定按键开关作为时钟信号，验收时需要演示波形仿真结果。 三、实验设备 （1）电脑一台； （2）数字电路实验箱； （3）数据线一根。 （4）EDO实验开发板一个 四、实验原理 要求1:（1）用QuartusⅡ软件内嵌函数ipm_counter实现50M分频，

输出频率为1Hz秒脉冲信号，并用实验板上绿色LED灯观察。 要求2： （1）74161二进制计数器实现输出序列逻辑；

（2）7447七段译码器驱动七段译码管，共阳极数码管显示； （3）经过卡诺图化简实现码制转换所需序列； 要求3： （1）74161二进制计数器实现输出序列逻辑，同上； （2）四位双向移位寄存器，具有左移，右移、保持、等功能。

同步时序逻辑电路的习题 数字逻辑

第五章 同步时序逻辑电路的习题 一、基本知识点 1、时序逻辑电路的一般结构 特点：a 、有存储电路（记忆元件）；有组合电路（特殊时可没有） b 、包含反馈电路，电路功能与“时序”相关 c 、输出不仅与输入（X ）有关，而且与存储状态（Y ）有关 分类：（1）Mealy 型 Z ＝F （X ，Q ） 输出是电路的输入和现态的函数（注意输出与输入有直接关系） （2）Moore 型 Z ＝F （Q ） 输出仅仅是电路现态的函数（注意输出与输入没有直接关系） 同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在统一时钟信号控制下同步发生。 异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变化将直接引起电路状态的变化。 //本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用3组函数表达式完整地描述。 （1）激励函数表达式：存储电路输入Y 与电路输入X 和现态Q 之间的关系 Y ＝F （X ，Q ） //现态Q 就是上图存储电路原始的输出y k （2）次态函数表达式：电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1＝F （Y ，Q ） //次态Q n+1就是上图存储电路再次触发后的输出y k n+1 （3）输出函数表达式：电路的输出Z 和输入X 和当前现态Q 的关系 Mealy 型 Z ＝F （X ，Q ） Moore 型 Z ＝F （Q ） 输入信号 输出信号 X 1 X 2 X n Z 1 Z 2 Z m y s 过去输入 现态 现在输入 ｝ 输出 输出 所有输入 现态

同步时序电路的设计步骤

同步时序电路的设计步骤 同步时序电路的设计步骤 同步时序电路的分析是根据给定的时序逻辑电路，求出能反映该电路功能的状态图。状态图清楚地表明了电路在不同的输入、输出原状态时，在时钟作用下次态状态的变化情况。同步时序电路的设计的设计是分析的反过程，其是根据给定的状态图或通过对设计要求的分析得到的状态图，设计出同步时序电路的过程。 这里主要讨论给定状态图的情况下的同步时序电路的设计，对于具体的要求得到状态图的过程一般是一个较复杂的问题，这是暂不讲。根据已知状态图设计同步时序电路的过程一般分为以下几步： 1.确定触发器的个数。首先根据状态的个数来确定所需要触发器的个数，如给定的状态个数为n，由应满足 n≤2K,K为实现这来状态所需要的触发器的个数。（实际使用时可能给定的状态中存在冗余项，这时一般还须对状态进行化简。） 2.列出状态转移真值表。根据状态列出状态转移真值表，也称状态表、状态转移表。 3.触发器选型。选择合适的触发器，通常可选的触发器有：JK-FF,D-FF,T-FF,一般使用较广的为JK-FF。根据状态图和给出的触发器的型号写出其输入方程，通常在写输入方程时须对其进行化简，以使电路更简单。 4.求出输出方程。根据状态表，求出输出逻辑函数Z的输出方程，还过有些电路没有独立的输出，这一步就省了。 5.画出逻辑图。根据输入方程、输出方程画出逻辑电路图。 6.讨论设计的电路能否自启动。在设计的电路中可能出现一些无关的状态，这些状态能否经过若干个时钟脉冲后进行有效的状态。 同步时序电路设计举例 例按下图状态图设计同步时序电路。 1.根据状态数确定触发器的数目：由状态图可以看出，其每个状态由两个状态，故可用两个触发器。其变量可 用Q 1,Q 表示； 2.根据状态图列出状态表：状态表的自变量为输入变量x和触发器当前状态Q 1 n,Q n，而应变量为触发器的次态 Q 1n+1Q n+1、及输出z，列表时将自变量的所有组合全部列出来，其中当Q 1 n Q n=01的状态为不出现，其输出可看作任意 项处理。

数字电路时序分析.pdf

数字电路时序分析 1数字电路时序分析 前面介绍了对器件之间的互连系统进行建模所需要的知识，包括对信号完整性的详细分析并估算了由于非理想因素引起的时序变化。但是要正确设计一个数字系统还需要使系统中器件之间可以互相通信，涉及到的内容主要是设计正确的时序，保证器件的时钟/锁存信号与数据信号之间保证正确的时序关系，满足接收端要求的最小建立和保持时间，使得数据可以被正确的锁存。 在本章中将会介绍共用时钟总线（common-clock）和源同步总线（source synchronous）的基本的时序方程。设计者可以利用时序方程来跟踪分析影响系统性能的有时序要求的器件，设置设计目标，计算最大的总线频率和时序裕量。 1.1. 共用时钟定时（common-clock timing） 在共用时钟总线中，总线上的驱动端和接收端共享同一个时钟。图8.1为一个共用时钟总线的例子，是处理器与外围芯片之间的总线接口，由处理器向外围芯片发送数据。图中还示出了位于每一个输入输出单元（I/O cell）的内部锁存器。完成一次数据传输需要两个时钟脉冲，一个用于将数据锁存到驱动端触发器，另一个用于将数据锁存到接收端触发器。整个数据传输过程分为以下几个步骤： 图8.1 共用时钟总线示意图 a．处理器内核产生驱动端触发器的有效输入D p。

b．系统时钟（clk in）的边沿1由时钟缓冲器输出并沿着传输线传播到处理器用于将驱动端触发器的输入（D p）锁存到输出（Q p）。 c．信号Q p沿着传输线传播到接收端触发器的输入（D c），并由第二个时钟边沿锁存。这样有效数据就在外围信号的内核产生了。 基于前面对数据传输过程的分析，可以得到一些基本的结论。首先，电路和传输线的延时必须小于时钟周期，这是因为信号每次从一个器件传播到另一个器件需要两个时钟周期：第一个周期——驱动端触发器将数据锁存到输出（Qp），第二个周期——接收端触发器将输入数据锁存到芯片内核。由电路和PCB走线引起的总延时必须小于一个时钟周期，这一结论限制了共用时钟总线的最高理论工作频率，因此设计一个共用时钟总线时必须考虑每部分的延时，满足接收端的建立和保持时间（建立和保持时间是为了保证能够正确地锁存数据，数据应该在时钟边沿来到之前和之后必须保持稳定的最小时间，这两个条件必须满足）。 1.1.1.共用时钟总线的时序方程 图8.2的时序图用于推导共用时钟总线的时序方程，每个箭头都表示系统中的一个延时，并在图8.1中已表示出来。实线表示的定时回路（timing loop）可用于推导建立时间时序裕量的计算公式，虚线表示的定时回路可用于推导保持时间时序裕量的计算公式。下面会介绍如何使用定时回路来得到时序方程。 图8.2 共用时钟总线的时序图 时延分为三个部分：T co、飞行时间（flight time）和时钟抖动。T co为时钟有效到数据输出有效的时间；飞行时间（T flt）是指PCB上传输线的延时；时钟抖动

时序逻辑电路实验报告

时序逻辑电路实验报告 一、实验目的 1. 加深理解时序逻辑电路的工作原理。 2. 掌握时序逻辑电路的设计方法。 3. 掌握时序逻辑电路的功能测试方法。 二、实验环境 1、PC机 2、Multisim软件工具 三、实验任务及要求 1、设计要求： 要求设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数（设初值为1），并用一个数码管显示计数值（时钟脉冲频率为约1Hz）。 2、实验内容： （1）按要求完成上述电路的功能。 （2）验证其功能是否正确。 四、实验设计说明（简述所用器件的逻辑功能，详细说明电路的设计思路和过程） 首先根据题目要求（即要完成1到9的奇数循环然后再0到8的偶数循环）画出真值表，如下图。画出真值表后，根据真值表画出各次态对应的卡诺图，如下图。然后通过化简卡诺图，得到对应的次态的状态方 程；

然后开始选择想要用于实现的该电路的器件，由于老师上课时所用的例题是用jk触发器完成的，我觉得蛮不错的，也就选择了同款的jk触发器；选好器件之后，根据状态方程列出jk触发器的驱动方程。然后根据驱动方程连接好线路图，为了连接方便，我也在纸上预先画好了连接图，以方便照着连接。接下来的工作就是在multisim上根据画好的草图连接器件了，然后再接上需要的显示电路，即可完成。

五、实验电路（画出完整的逻辑电路图和器件接线图）

六、总结调试过程所遇到的问题及解决方法，实验体会 1、设计过程中遇到过哪些问题？是如何解决的？ 在设计过程中最大的问题还是忘记设计的步骤吧，因为老师是提前将实验内容已经例题讲解给我们听的，而我开始实验与上课的时间相隔了不短的时间，导致上课记下来的设计步骤忘得七七八八，不过好在是在腾讯课堂上得网课，有回放，看着回放跟着老师的思路走一遍后，问题也就迎刃而解了，后面的设计也就是将思路步骤走一遍而已，没再遇到什么困难。 2、通过此次时序逻辑电路实验，你对时序逻辑电路的设计是否有更清楚的认识？若没有，请分析原因；若有，请说明在哪些方面更加清楚。 通过这次时序逻辑电路实验，我最大的感触就是实验设计的思路与步骤一定要清晰，思路与步骤的清晰与否真的是造成实验设计是否困难的最重要的因素。清晰的话，做起实验来如同顺水推舟，毫不费力，不清晰的话则如入泥潭，寸步难行。

数字电路实验八同步时序电路逻辑的设计

实验报告 课程名称：数字电路实验第8 次实验实验名称：同步时序电路逻辑设计 实验时间：2012 年 5 月29 日 实验地点：组号 学号： 姓名： 指导教师：评定成绩：

《数字电路与系统设计》实验指导书 1 一、实验目的： 1．掌握同步时序电路逻辑设计过程。 2．掌握实验测试所设计电路的逻辑功能。 3．学习EDA软件的使用。 二、实验仪器： 三、实验原理： 同步时序电路逻辑设计过程方框图如图8-1所示。

《数字电路与系统设计》实验指导书 2 图8-1 其主要步骤有： 1．确定状态转移图或状态转移表 根据设计要求写出状态说明，列出状态转移图或状态转移表，这是整个逻辑设计中最困难的一步，设计者必须对所需要解决的问题有较深入的理解，并且掌握一定的设计经验和技巧，才能描绘出一个完整的、较简单的状态转移图或状态转移表。 2．状态化简 将原始状态转移图或原始状态转移表中的多余状态消去，以得到最简状态转移图或状态转移表，这样所需的元器件也最少。 3．状态分配 这是用二进制码对状态进行编码的过程，状态数确定以后，电路的记忆元件数目也确定了，但是状态分配方式不同也会影响电路的复杂程度。状态分配是否合理需经过实践检验，因此往往需要用不同的编码进行尝试，以确定最合理的方案。 4．选择触发器 通常可以根据实验室所提供的触发器类型，选定一种触发器来进行设计，因为同步时序电路触发器状态更新与时钟脉冲同步，所以在设计时应尽量采用同一类型的触发器。选定触发器后，则可根据状态转移真值表和触发器的真值表作出触发器的控制输入函数的卡诺图，然后求得各触发器的控制输入方程和电路的输出方程。 5．排除孤立状态 理论上完成电路的设计后，还需检查电路有否未指定状态，若有未指定状态，则必须检查未指定状态是否有孤立状态，即无循环状态，如果未指定状态中有孤立状态存在，应采取措施排除，以保证电路具有自启动性能。 经过上述设计过程，画出电路图，最后还必须用实验方法对电路的逻辑功能进行验证，如有问题，再作必要的修改。时序电路的功能测试可以用静态和动态两种方法进行，静态测试由逻辑开关或数据开关提供输入信号，测试各级输出状态随输入信号变化的情况，可用指示灯观察，用状态转移真值表或功能表来描述。动态测试是在方波信号的作用下，确定各输出端输出信号与输入信号之间的时序图，可用示波器观察波形。 在实际的逻辑电路设计中，以上的设计过程往往不能一次性通过，要反复经过许多次仿真和调试，才能符合设计要求，既费时费力，又提高了产品的成本，而且，随着电路的复杂化，受工作场所及仪器设备等因素的限制，许多试验不能进行。为了解决这些问题，很多国内外的电子设计公司于20世纪80年代末、90年代初，推出了专门用于电子线路仿真和设计

实验十 Moore型同步时序逻辑电路的分析与设计

实验十Moore型同步时序逻辑电路的分析与设计 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.掌握时序逻辑电路的测试方法。 二．实验原理： 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1

（7）利用卡诺图如图2，求状态方程、驱动方程。 （8）自启动检验：将各无效状态代入状态方程，分析状态转换情况，画出完整的 状态转换图，如图3所示，检查是否能自启动。

实验三时序逻辑电路

实验三时序逻辑电路 学习目标： 1、掌握时序逻辑电路的一般设计过程 2、掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求 3、掌握时序逻辑电路的基本调试方法 4、熟练使用示波器和逻辑分析仪观察波形图 实验内容： 1、广告流水灯（第 9 周课内验收）用触发器、组合函数器件和门电路设计一个广告流水灯，该流水灯由 8 个 LED 组成，工作时始终为 1 暗 7 亮，且这一个暗灯循环右移。 (1) 写出设计过程，画出设计的逻辑电路图，按图搭接电路 (2) 将单脉冲加到系统时钟端，静态验证实验电路 (3) 将 TTL 连续脉冲信号加到系统时钟端，用示波器观察并记录时钟脉冲 CP、触发器的输出端 Q2、Q1、 Q0 和 8 个 LED 上的波形。 2、序列发生器（第 10 周课内实物验收计数器方案）分别用 MSI 计数器和移位寄存器设计一个具有自启动功能的 01011 序列信号发生器 (1) 写出设计过程，画出电路逻辑图 (2) 搭接电路，并用单脉冲静态验证实验结果 (3) 加入 TTL 连续脉冲，用示波器观察观察并记录时钟脉冲 CLK、序列输出端的波形。 3、4 位并行输入-串行输出曼切斯特编码电路（第10周课内验收，基础要求占70%，扩展要求占30%） 在电信与数据存储中, 曼彻斯特编码（Manchester coding），又称自同步码、相位编码（phase encoding，PE），它能够用信号的变化来保持发送设备和接收设备之间的同步，在以太网中，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码用电压的变化来分辨 0 和 1，从高电平到低电平的跳变代表 0，而从低电平到高电平的跳变代表 1。信号的保持不会超过一个比特位的时间间隔。即使是 0 或 1 的序列，信号也将在每个时间间隔的中间发生跳变。这种跳变将允许接收设备的时钟与发送设备的时钟保持一致，图 3.1 为曼切斯特编码的例子。 设计一个电路，它能自动加载 4 位并行数据，并将这4位数据逐个串行输出（高位在前），每个串行输出位都被编码成曼切斯特码，当 4 位数据全部传输完成后，重新加载新数据，继续传输，如图 3.2 所示。

同步时序逻辑电路分析与设计

“电工学（二）数字逻辑电路”课程实验报告 实验/实训项目同步时序逻辑电路分析与设计 实验/实训地点 实验/实训小组 实验/实训时间 专业电器工程及其自动化 班级 姓名 学号 指导老师

过程、步骤、代一、实验原理 1. 集成计数器74LS290功能测试。 74LS290是二一五一十进制异步计数器，逻辑简图为图5.1所示。 74LS290具有下述功能： 直接置0（R 0(1),R 0(2)=1）,直接置（S 0(1),S 0(2)=1） 二进制计数（CP 1输入Q A 输出） 五进制计数（CP 1输入Q A Q B Q C 输出） 十进制计数（两种接法如图5.2A 、B 所示） 按芯片引脚图分别测试上述功能，并填入表5.1、表5.2、表5.3中。 图5.1 74LS290逻辑图

图5.2 十进制计数器 2. 计数器级连 分别用2片74LS290计数器级连成二一五混合进制、十进制计数器。 （1）画出连线电路图。 （2）按图接线，并将输出端接到LED 数码显示器的相应输入端，用单脉冲作为输入脉冲验证设计是否正确。 （3）画出四位十进制计数器连接图并总结多级计数级连规律。 3. 任意进制计数器设计方法 采用脉冲反馈法（称复位法或置位法），可用74LS290组成任意（M ）计数器，图5.3是用74LS290实现模7计数器的两种方案，图（A ）采用复位法，即计到M 异步置0，图（B ）采用置位法，即计数计到M-1异步置0。 表5.1 功能表 R 0(1) R 0(2) S 0(1) S 0(2) 输出 Q D Q G Q B Q A H H L X H H X L X X H H X L X L L X X L X L L X 表5.2 二一五混合时制 计数 输出 Q A Q D Q G Q B 0 1 2 3 4 5 6 7 8 9

实验五时序逻辑电路实验报告

实验五时序逻辑电路（计数器和寄存器）-实验报告一、实验目的 1掌握同步计数器设计方法与测试方法。 2 ?掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20 等。 三、实验原理和实验电路 1计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2. （1）四位二进制（十六进制）计数器74LS161 （74LS163） 74LS161是同步置数、异步清零的4位二进制加法计数器，其功能表见表。 74LS163是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LS161相同。二者的外部引脚图也相同，如图所示。 3.集成计数器的应用一一实现任意M进制计数器

Eft CR IK rh th Ih ET 7-I1A C1M /( 制扭环计数 同步清零法器 同步置数法 般情况任意M 进制计数器的结构分为 3类，第一类是由触发器构成的简单计数器。 第 二类是 由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。 第一类，可利用时序逻辑电路的设计方法步骤进行设计。 第二类，当计数器的模 M 较小时用 一片集成计数器即可以实现，当 M 较大时，可通过多片计数器级联实现。两种实现方法：反 馈置数法和反馈清零法。第三类，是由移位寄存器构成的移位寄存型计数器。 4?实验电路： 十进制计数器 1

图74LS161 (74LS163)外部引脚图 四、实验内容及步骤 1 .集成计数器实验 （1）按电路原理图使用中规模集成计数器74LS163和与非门74LS00,连接成一个同步置数或同步清零十进制计数器，并将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入，观察数码管或发光二极管的变化，记录得到电路计数过程和状态的转换规律。 （2）根据电路图，首先用D触发器74LS7474构成一个不能自启的六进制扭环形计数器，同样将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入，观察数码管或发光二 极管的变化，记录得到电路计数过程和状态的转换规律。注意观察电路是否能自启，若不能自启，则将电路置位有效状态。接下来再用D触发器74LS7474构成一个能自启的六进制扭环 形计数器，重复上述操作。 2?分频实验 依据实验原理图用74LS163及74LS00组成一个具有方波输出的六分频电路。选择适当时钟输入方式及频率（CP接连续波脉冲），用双踪示波器观察并记录时钟与分频输出信号的时序波形。 五、实验结果及数据分析 1 .集成计数实验同步清零和同步置数的十进制加一计数器状态转换过程分别如下所示: 0000 ： 0001 ： 0010 ： 0011 ； 0100 爲00*卄庇爲爲卄yh 六进制扭环形计数器的状态转换过程如下:

Moore型同步时序逻辑电路的设计与分析

实验九Moore型同步时序逻辑电路的分析与设计 22920132203686 薛清文周2下午实验 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.D，JK触发器的特性机器检测方法。 2.掌握时序逻辑电路的测试方法。 3.了解时序电路自启动设计方法。 4.了解同步时序电路状态编码对电路优化作用。 二．实验原理： 二、 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1

实验二 时序逻辑电路的设计[1]

实验二 时序逻辑电路的设计 一、实验目的： 1、 掌握时序逻辑电路的分析方法。 2、 掌握VHDL 设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 2、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。同步时序电路的设计过程： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号； ②找出所有可能的状态和状态转换之间的关系； ③根据原始状态图建立原始状态表； （2）状态化简---求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 （3）状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，n n M 221-≤∠（M 为状态数；n 为触发器的个数）。 （4）选择触发器的类型。 （5）求出电路的激励方程和输出方程。 （6）画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 ①时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 ②时序逻辑电路一般容易消除“毛刺”。 ③用VHDL 描述时序逻辑电路时，一般只需将时钟信号和异步控制（如异步复位）信号作为敏感信号。

同步时序逻辑电路的分析方法

时序逻辑电路的分析方法 时序逻辑电路的分析：根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，而后得出它的功能。 同步时序逻辑电路的分析方法 同步时序逻辑电路的主要特点：在同步时序逻辑电路中，由于所有触发器都由同一个时钟脉冲信号CP来触发，它只控制触发器的翻转时刻，而对触发器翻转到何种状态并无影响，所以，在分析同步时序逻辑电路时，可以不考虑时钟条件。 1、基本分析步骤 1）写方程式： 输出方程：时序逻辑电路的输出逻辑表达式，它通常为现态和输入信号的函数。 驱动方程：各触发器输入端的逻辑表达式。 状态方程：将驱动方程代入相应触发器的特性方程中，便得到该触发器的状态方程。 2）列状态转换真值表： 将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。如现态的起始值已给定时，则从给定值开始计算。如没有给定时，则可设定一个现态起始值依次进行计算。 3）逻辑功能的说明： 根据状态转换真值表来说明电路的逻辑功能。 4）画状态转换图和时序图： 状态转换图：是指电路由现态转换到次态的示意图。 时序图：是在时钟脉冲CP作用下，各触发器状态变化的波形图。 5）检验电路能否自启动 关于电路的自启动问题和检验方法，在下例中得到说明。

2、分析举例 例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。 解：由上图所示电路可看出，时钟脉冲CP加在每个触发器的时钟脉冲输入端上。因此，它是一个同步时序逻辑电路，时钟方程可以不写。 ①写方程式： 输出方程： 驱动方程： 状态方程： ②列状态转换真值表： 状态转换真值表的作法是： 从第一个现态“000”开始，代入状态方程，得次态为“001”，代入输出方程，得输出为“0”。

实验十 Moore型同步时序逻辑电路的分析与设计

实验十 Moore型同步时序逻辑电路的分析与设计 一、实验目的 1.掌握同步时序逻辑电路的分析、设计方法； 2.掌握时序逻辑电路的测试方法。 二、实验原理 1.Moore型同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图，选择芯片，根据芯片管脚，在逻辑图上标明管脚号；大街电路后，根据电路要求输入时钟信号，要求出电路的状态转换图或时序图，从中分析出电路的功能。 2.Moore型同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态化简：确定等价状态，电路中的等价状态可合并为一个状态。 （3）重新确定电路状态数N，求出触发器数你n，触发器数按下列公式求：2n-1

（8）功能仿真、时序仿真。 3.同步时序逻辑电路的设计举例： 试用D触发器设421码模5加法计数器。 （1）分析题意：由于是模5 （421码）加法计数器，其状态转换图如图1所示： （2）状态转换化简：由题意得该电路无等价状态。 （3）确定触发器数：根据，2n-1

（8）自启动检验：将各无效状态代入状态方程，分析状态转换情况，画出完整的状态转换图，如图3所示，检查是否能自启动。 （9）画出逻辑图，如图4 所示。 三、实验仪器 1．示波器1台 2．函数信号发生器1台 3．数字万用表1台 4．多功能电路实验箱1台

时序逻辑电路实验报告

时序逻辑实验报告（时序逻辑实验报告1）。实验目的1。掌握同步计数器的设计方法和测试方法。2掌握常用积分计数器的逻辑功能和使用方法。第二，lshd数字信号盒。该计数器不仅可用于计数，还可用于分频、定时和数字运算。在实际工程应用中，很少使用小型触发器构成计数器，而直接使用中型集成计数器。2（1）四位二进制计数器74ls161?74lsl61是具有同步设置和异步清除功能的4位二进制加法计数器。其功能表如下表所示。74ls163是一个4位二进制加法计数器，具有同步设置和同步清除功能。其他函数与74lsl61相同，区别在于删除是同步的。此图显示两个管脚的外部示意图。表74lsl61功能表3。应用集成计数器实现了正常情况下的任意一种计数器。任何玛丽计数器的结构都可以分为三种类型。第一种类型是由触发器组成的简单计数器。第二种类型由一个集成的二进制计数器组成。第三种类型是移位寄存器，它由移位寄存器组成。在第一类中，您可以使用顺序逻辑电路进行设计。在第二类中，当计数器的模数m较小时，可以通过积分计数器来实现。当m较大时，可以通过级联多个计数器来实现。实现方法有两种：反馈设置法和反馈清除法。第三种类型是移位寄存器计数器，它由移位寄存器

组成。4实验电路：十进制计数器同步清除法、同步设定法、六边形回路输出、六边形分频电路图74ls161外部引脚图4。实验内容及步骤?1。综合计数器实验?根据电路图，使用介质集成计数器74ls163和“与非门74ls00”连接十进制计数器的同步设置或同步清零，输出连接到数码管或LED。然后以单个脉冲作为触发输入，观察数码管或发光二极管的变化，记录电路的计数过程和状态转换规律。根据电路图，用D触发器74ls7474构成一个六边形扭环计数器，输出端还连接到数码管或发光二极管上。然后用单个脉冲作为触发输入，观察数码管或LED的变化，记录电路计数过程和状态转换规律。注意观察电路是否能自动启动，否则不能将电路设置为有效状态。接下来，使用D触发器74ls7474形成自启动六边形扭环计数器，并重复上述操作。2分频实验根据实验原理图，由74ls163和74ls00组成方波输出六分频电路。选择合适的时钟输入方式和频率，用双轨示波器观察并记录时钟和分频输出信号的时序波形。5实验结果及数据分析1。同步清除十进制数加一。状态转换过程如下：分频实验成功实现了六频输出，输出波形为跟随：。实验总结和改进实验比较成功。通过这次测试，掌握了同步计数器的设计方法和

实验二时序电路的设计及显示

实验二时序电路的设计及显示 一、实验目的： 1．了解教学系统中8位八段数码管显示模块的工作原理，设计标准扫描驱动电路模块，以备后面实验调用。 2．会电路图输入方法和VHDL语言方法输入的混合使用。 二、硬件要求： 1．GW48EDA/SOPC+PK2实验系统。 三、实验内容及预习要求： 1．计数器（counter）： 计数器（counter）是数字系统中常用的时序电路，因为计数是数字系统的基本操作之一。计数器在控制信号下计数，可以带复位和置位信号。因此，按照复位、置位与时钟信号是否同步可以将计数器分为同步计数器和异步计数器两种基本类型，每一种计数器又可以分为进行加计数和进行减计数两种。在VHDL描述中，加减计数用“＋”和“－”表示即可。 （1）同步计数器： 同步计数器与其它同步时序电路一样，复位和置位信号都与时钟信号同步，在时钟沿跳变时进行复位和置位操作。例2-1为带时钟使能的同步4位二进制减法计数器的VHDL模型：

count是一个带时钟使能的同步4位二进制减法计数器，计数范围F～0。每当时钟信号或者复位信号有跳变时激活进程。如果此时复位信号clr有效（高电平），计数器被复位，输出计数结果为0；如果复位信号无效（低电平），而时钟信号clk出现上升沿，并且计数器的计数使能控制信号en有效（高电平），则计数器count自动减1，实现减计数功能。图S2-1为带时钟使能的同步4位二进制减法计数器的仿真波形图： 图S2-1 带时钟使能的同步4位二进制减法计数器的仿真图形 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count IS PORT(clk,clr,en : IN STD_LOGIC; qa,qb,qc,qd : OUT STD_LOGIC); END count; ARCHITECTURE ONE OF count IS SIGNAL count_4 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN qa <= count_4(0); qb <= count_4(1);

数字电路 时序逻辑电路——计数器实验实验报告

肇 庆 学 院 电子信息与机电工程 学院 数字电路 课 实验报告 12电气(1) 班姓名 王园园 学号 2 实验日期2014年5 月26 日 实验合作者:李俊杰 老师评定 实验题目:时序逻辑电路——计数器实验 一、实验目的 (一)掌握由集成触发器构成计数器的方法。 (二)熟悉中规模集成计数器74LS161计数器的逻辑功能及使用方法。 (三)学习中规模集成计数器74LS192计数器的逻辑功能及使用方法。 (四)学习计数器清零端与置数端的功能、同步与异步的概念。 二、实验仪器: DZX-1型电子学综合实验装置 UT52万用表 芯片74LS00 74LS161 74LS192 三、实验内容 图5-1 74LS161构成N 进制计数器目标电路图 图5-2 74LS161引脚排列图 输入 输出 CR CP LD CT P CT T D 3D 2D 1D 0 n n n n Q Q Q Q 0123 C0 0 x x x x x 0 0 0 0 1 0 x x d 3d 2d 1d 0 d 3d 2d 1d 0 CO= CT T Q Q Q Q n n n 123 1 1 1 1 x 计数 CO=n n n n Q Q Q Q 0123 1 x 1 0 x x 保持 CO= CT T Q Q Q Q n n n 123 1 x 1 x x 保持 用十六进制同步加法计数器74LS161构成N 进制计数器的设计(异步清零,同步置数)

1.按图5-1接好。从CP端输入时钟脉冲。 2.将M端接高电平,并把计数结果记录下来。如下表5-2 3.将M端接低电平,并把计数结果记录下来。 4.如果将清零端与置数端接线交换,重复2、3步骤,计数器的N分别等于多少？ 答:2,3步骤N都为16 接线交换后,LD=1输入无效。加法计数器计数溢出后CO=1 => CR=0触发异步清零,然后CO=0 => CR=1,计数器重新从零开始加法计数,所以N=15

同步时序逻辑电路的分析

同步时序逻辑电路的分析 一.分析的目的：得出时序电路的逻辑功能。 二.分析的方法(步骤)： 1、写方程式 （1）时钟方程：CP的逻辑式 （2）输出方程：时序电路输出逻辑表达式，它通常为现态的函数。 （3）驱动方程：各触发器输入端的逻辑表达式。 （4）状态方程：把驱动方程代入相应的触发器的特性方程，即可求出各个触发器次态输出的逻辑表达式。 2、列真值表； 3、画状态转换图； 4、画时序图； 5、逻辑功能说明：由状态表归纳说明给定的时序电路的逻辑功能； 6、检查电路能否自启动。 注意：常见时序电路： 1）计数器：同（异）步N进制加（减）法计数器。2）寄存器 三．时序逻辑电路中的几个概念说明

1.有效状态与有效循环 有效状态：在时序电路中，凡是被利用了的状态，都称为有效状态。 有效循环：在时序电路中，凡是有效状态形成的循环，都称为有效循环。 2.无效状态与无效循环 无效状态：在时序电路中，凡是没有被利用的状态，都叫无效状态。 无效循环：在时序电路中，如果无效状态形成了循环，那么这种循环就称为无效循环。 3.电路能自启动与不能自启动 能自启动：在时序电路中，虽然存在无效状态，但是它们没有形成循环，这样的时序电路叫能够自启动的时序电路。 不能自启动：在时序电路中，既有无效状态存在，且它们之间又形成了循环，这样的时序电路被称之为不能自启动的时序电路。在这种电路中，一旦因某种原因使循环进入无效循环，就再也回不到有效状态了，所以，再要正常工作也就不可能了。 四．同步时序电路的分析举例

例1 试分析如图所示的时序电路的逻辑功能 Y CP 解：（1）写方程式 时钟方程： CP CP CP CP ===210 输出方程： n n n Q Q Q Y 012= 驱动方程： n Q J 20= n Q K 20= n Q J 01= n Q K 01= n Q J 12= n Q K 12= 状态方程：把驱动方程分别代入特性方程 JK 触发器的特性方程：n n n Q K Q J Q +=+1 （6-2-4），得状态方程： n n n n n n n n Q Q Q Q Q Q K Q J Q 20202000010=+=+=+ （） n n n n n n n n Q Q Q Q Q Q K Q J Q 010********=+=+=+ n n n n n n n n Q Q Q Q Q Q K Q J Q 12121222212=+=+=+ （2）列状态表 依次假设电路得现态n n n Q Q Q 012 ，代入状态方程式和输

时序逻辑电路设计

时序逻辑电路的设计 、实验目的 1. 熟悉集成计数器的逻辑功能和各控制端的作用。 2. 掌握计数器的使用方法。 3. 掌握任意进制计数器的设计方法。 4. 了解8421BCD和5421BCD的编码规则。 二、实验器材 集成计数器74LS90、四2输入与非门74LS00、双4输入与非门74LS20、四异或门74LS86、六非门74LS04、显示译码器7447/7448、七段数码管 三、实验任务及要求 1. 设计要求 （1）用1 片74LS90和1 片与非门设计一个5 进制计数器。 （2）用2片74LS90和1片与非门设计一个四十以内（十以上）的任意进制计数器。 2. 实验内容 （1）测试所用芯片74LS90的逻辑功能（置0、置9、8421BCD计数输出功能）。（2）组装所设计的时序逻辑电路，并验证其功能是否正确。 提示：计数器的状态输出端分别接在实验箱上的显示译码器的输入端，用七段数码管显示计数状态值。CP接实验箱上的可调连续脉冲。 四、实验原理 1. 74LS90的逻辑功能

74LS90是二－五－十进制异步计数器。 (1)R9(1)=R9(2)=“ 1”，Q3Q2Q1Q0=1001，置9； (2)R0(1)=R0(2)=“ 1”，R9(1)‖R9(2)=“0”，Q3Q2Q1Q0=0000置, 0； (3)计数脉冲由CP0端输入，输出由Q0 端引出，即得二进制计数器； (4)计数脉冲由CP1 端输入，输出由Q3,Q2,Q1端引出，即得五进制计数器； (5)将Q0和CP1相连，计数脉冲由CP0端输入，输出由Q3,Q2,Q1,Q0端引出，即得8421BCD码十进制计数器； 2. 时序逻辑电路的基本设计方法 Step 1：明确设计电路功能，作出基于功能涉及到的所有编码排序的状态转换图；Step 2 ：判断电路是否有输入或输出变量，并根据状态转换图画出状态转换表；Step 3 ：根据状态转换表，分离出各触发器输出量Q0~Q m(m=1、2、3, )、输出变量Y 的卡诺图并化简，得到各个触发器的状态方程；