第四章验证多路复用器版图——Verifying the Multiplexer Layout
This chapter introduces you to interactive verification. You will perform two different tests in the Virtuoso? layout editor while using Diva interactive verification. One test uses the Design Rule Checker (DRC) to compare your design against the design rule, and the other test uses Layout Versus Schematic (LVS) software to check your design’s connectivity. You will be 本章向您介绍交互式验证。在使用Diva交互式验证时，您将在Virtuoso?版图编辑器中执行两个不同的测试。一个测试使用设计规则检查器（DRC）将您的设计与设计规则进行比较，另一个测试使用Layout Versus Schematic（LVS）软件来检查您的设计的连通性。你将会
Creating a Test Case for Checking Errors 创建用于检查错误的测试用例
?Performing a Design Rule Check 执行设计规则检查
?Extracting Connectivity from the Layout 从版图中提取连接性
?Comparing the Layout to the Schematic 将版图与原理图进行比较
?Analyzing LVS Errors 分析LVS错误
?Correcting the Error 更正错误
?Rerunning Verification on page 重新验证
When you finish this chapter, you will be able to 完成本章后，您将能够
?Run a design rule check and view errors 运行设计规则检查并查看错误
?View and correct DRC errors 查看并更正DRC错误
?Run extraction on a layout 在版图上运行提取
?View a schematic 查看原理图
?Cross-probe between a layout and a schematic 版图和原理图间的交叉探测
?Rerun verification after correcting an error 纠正错误后重新运行验证
找出是否可以运行交互式验证——Finding Out if You Can Run Interactive Verification You might not have a license to run the interactive verification products.
您可能没有运行交互式验证产品的许可。
?Click the Verify menu to find out whether you can use interactive verification.
?单击“验证”菜单以确定是否可以使用交互式验证。
If the commands under Verify appear shaded, you do not have a license to run interactive verification. You can either read this chapter to get an idea about how interactive verification works, or you can go on to the next chapter.
如果“验证”下的命令显示为阴影，则表示您没有运行交互式验证的许可证。您可以阅读本章以了解交互式验证的工作原理，也可以继续阅读下一章。
如果您还没有完成以前的章节——If You Have Not Completed the Previous Chapters
This chapter assumes you have followed the steps in the previous chapters. If you have, you can skip this section and go to the “Creating a Test Case for Checking Errors” on page 107. If you did not follow the steps in the previous chapters, you must copy a completed design from the master library so you can go through this chapter. The following steps show you how to copy the completed design from the master library.
本章假设您已按照前面章节中的步骤进行操作。如果有，可以跳过本节并转至第107页的“创建检查错误的测试用例”。如果未按照前面章节中的步骤进行操作，则必须从master 库中复制已完成的设计，以便可以完成这一章。以下步骤说明如何从master库复制完成的设
计。
It is possible to run out of resources, such as memory, if you run multiple layout editors. Before you start the software, you need to check whether the software is already running.
如果运行多个版图编辑器，则可能会耗尽资源（如内存）。在启动软件之前，您需要检查软件是否已在运行。
1. Type the following in an xterm window to check whether the layout editor is already running:
1.在xterm窗口中键入以下内容以检查版图编辑器是否已在运行：
ps auxw | grep layout
2. If the layout editor is running, choose File – Exit in the Command Interpreter Window (CIW)
to exit the software.
2. 如果版图编辑器正在运行，请在命令解释器窗口（CIW）中选择文件- 退出以退出
软件。
3. Type the following in an xterm window to start the layout editor:
3. 在xterm窗口中键入以下内容以启动布局编辑器：
cd ~/cell_design
layoutPlus &
4. Choose File – Open. 4. 选择文件- 打开。
The Open File form appears. 出现“打开文件”表单。
5. Type the library, cell, and view names as follows: 键入库，单元和视图名称，如下所示：
Library Name master
Cell Name mux2
View Name layout
6. Click OK.
The mux2 cell from the master library opens. master库中的mux2单元打开。
7. In the cellview window, choose Design – Save As. 在cellview窗口中，选择
Design–Save As
The Save As form appears. 出现“另存为”表单。
8. In the Save As form, type the library and cell names as follows:
8. 在“另存为”窗体中，键入库和单元名称，如下所示：
Library Name tutorial
Cell Name mux2
9. Click OK.
The mux2 cell is copied to the tutorial library. 将mux2单元格复制到教程库中。
10. In the mux2 cellview, choose Window – Close to close the cellview.
10. 在mux2 cellview中，选择Window – Close以关闭cellview。
11. In the CIW, choose Open – File to open the mux2 layout you just saved.
11. 在CIW中，选择Open – File以打开刚刚保存的mux2版图。
12. Type the library, cell, and view names as follows:
键入库，单元和视图名称，如下所示：
Library Name tutorial
Cell Name mux2
View Name layout
13. Click OK.
The mux2 cell from the tutorial library opens. 将打开教程库中的mux2单元。
Note: Another way to open a cellview is with the Open command. Using Open replaces the current window with the new window. To use the Open command, choose Design – Open. The Open File form appears. Set the library, cell, and view names to the cellview you want to open, and click OK. The current cellview is replaced with the new cellview.
注意：打开cellview的另一种方法是使用Open命令。使用Open用新窗口替换当前窗口。要使用“打开”命令，请选择Design – Open。出现“打开文件”表单。将库、单元和视图名称设置为要打开的单元视图，然后单击“确定”。当前的cellview将替换为新的cellview。
创建用于检查错误的测试用例——Creating a Test Case for Checking Errors
If you followed the instructions in the last chapter exactly or copied the mux2 layout from the master library, the multiplexer design does not generate any verification errors. In this section, you will make a small, deliberate error on the metal1 layer so you can learn how to display and correct errors.
如果您完全按照上一章中的说明操作或从master库复制了mux2版图，则多路复用器设计不会生成任何验证错误。在本节中，您将在metal1图层上产生一个小的、故意的错误，以便您可以学习如何显示和更正错误。
In this section, you learn to 在本节中，您将学习
?Turn off visibility of all layers except metal1 so it is easier to see the path you edit
?关闭除metal1之外的所有图层的可见性，以便更容易看到您编辑的路径
?Make an error by stretching the end of a path
?通过拉伸路径的末端来产生错误
?Turn visibility of all layers back on
?重新打开所有图层的可见性
仅显示metal1图层——Displaying Only the metal1 Layer
Open your mux2 layout if you closed it after the previous chapter. To make it easier to see the path you want to edit, you turn off visibility of all layers except metal1.
如果在上一章之后关闭了mux2版图，请打开mux2版图。为了更容易查看要编辑的路径，可以关闭除metal1之外的所有图层的可见性。
1. In the Layer Selection Window (LSW), press Shift and click middle on the metal1 dg layer.
1. 在图层选择窗口（LSW）中，按Shift并单击metal1 dg图层的中间。
The metal1 entry layer is now the current entry layer. The layer names in the LSW are all
shaded gray to show they are invisible, with the exception of metal1.
metal1入口层现在是当前入口层。LSW中的图层名称都是灰色阴影，表示它们不可见，但metal1除外。
The mux2 layout window does not change. You must redraw the window to see any changes you make in the LSW.
mux2版图窗口不会更改。您必须重新绘制窗口才能看到您在LSW中所做的任何更改。
2. Move the cursor to the layout window and press Control-r.
2. 将光标移动到版图窗口，然后按Control-r。
Now you see only metal1 objects in the layout window.
现在，您只能在版图窗口中看到metal1对象。
拉伸路径——Stretching a Path
In this section, you learn how to stretch a path. 本节中，您将学习如何拉伸路径
1. Zoom in on the area shown below. 1. 放大下面显示的区域。
2. Press the s key to open the Stretch form. 2. 按s键打开拉伸表单。
3. Click the right end of the metal1 path. 3. 单击metal1路径的右端。
The entire path is highlighted. Bolder highlighting appears at the endpoint. The bold mark shows you selected the end of the path.
整个路径突出显示。端点处出现更明显的突出显示。粗体标记显示您选择了路径的末尾。
4. Stretch the path so there is a 0.5-micron gap by clicking X = 29, Y = 28.
4. 通过单击X = 29、Y = 28，拉伸路径，使间隙为0.5微米。
The display grid points are each 1 micron apart. The cursor snaps to the grid every 0.5
microns. The gap you create is one-half of one visible grid space.
显示网格点相距1微米。光标每0.5微米捕捉到网格。您创建的间隙是可见网格空间的一半。
5. Press the Escape key to stop the Stretch command.
5. 按Escape键以停止Stretch命令。
You just created an error by stretching the path. Later, you use DRC to find this error.
您刚刚通过拉伸路径创建了一个错误。稍后，您使用DRC来查找此错误。
重新显示所有图层——Redisplaying All Layers
It is not necessary to view all the layers when you run DRC. However, errors are easier to see with all layers visible.
运行DRC时无需查看所有图层。但是，所有图层都可见，更容易看到错误。
1. In the LSW, click AV (All Visible).
1. 在LSW中，单击AV（全部可见）。
2. Move the cursor into the layout window and press Control-r to see all layers.
2. 将光标移动到布局窗口，然后按Control-r查看所有图层。
完成设计规则检查——Performing a Design Rule Check
DRC checks your layout against physical design rules defined in the divaDRC.rul file located in the cellTechLib directory. This section shows you how to
DRC根据位于cellTechLib目录中的divaDRC.rul文件中定义的物理设计规则检查版图。本节介绍如何操作
?Run DRC to search for errors 运行DRC以搜索错误
?Display information about any errors 显示有关任何错误的信息
运行DRC——Running DRC
1. Choose Verify – DRC.
1. 选择Verify – DRC。
The DRC form appears. 出现DRC表单。
2. Click OK to run DRC.
2. 单击“确定”以运行DRC。
The CIW reports one error. A blinking polygon, called an error flag, appears at the location of the error.
CIW报告一个错误。闪烁的多边形（称为错误标志）出现在错误的位置。
Important
Do not correct this error yet. You will run LVS later in this chapter to see how LVS reports this same error.
请勿更正此错误。您将在本章后面运行LVS，以了解LVS如何报告此相同错误。
3. Press the f key to fit the entire design in your window, and look for any other errors you
might have made.
3. 按f键使整个设计适合您的窗口，并查找您可能犯的任何其他错误。
4. If you have any other errors, correct them by redrawing the flagged objects using instructions
in the previous chapters. Run DRC again before proceeding.
4. 如果您有任何其他错误，请使用前面章节中的说明重新绘制标记对象来更正它们。
在继续之前，再次运行DRC。
查看错误——Viewing Errors
Use the Markers – Explain command to display more information about the error flagged by DRC.
使用Markers - Explain命令显示有关DRC标记的错误的更多信息。
1. In the mux2 cellview window, choose Verify – Markers – Explain.
1. 在mux2 cellview窗口中，选择Verify – Markers – Explain。
2. Click the error flag. 单击错误标志。
The error flag is highlighted in yellow to show that you selected it. A window appears at the top left of the screen. It lists the cellview containing the error and the rule that was violated.
错误标志以黄色突出显示，表示您已选中它。屏幕左上角会出现一个窗口。它列出了包含错误和违反了规则的cellview。
In the CIW, DRC reports a spacing violation: 在CIW中，DRC报告间距违规：
"metal1" sep < 1 (metal1 separation is less than 1 micron)
Even though the two paths should be connected, DRC reports a spacing violation because the spacing between objects on the metal1 layer should be 1.0 microns and the space between the two paths on metal1 is 0.5 microns.
即使应连接两条路径，DRC也会报告间距违规，因为metal1层上的对象间的间距应为1.0微米，而metal1上的两条路径间的间距为0.5微米。
3. Press the Escape key to cancel the Explain command. 3. 按Escape键取消Explain命令。
If there were more error flags, you could continue to use Explain to explain the other errors.
如果有更多错误标志，您可以继续使用Explain来解释其他错误。
4. Choose Verify – Markers – Delete All to remove the error marker.
4. 选择Verify – Markers – Delete All以删除错误标记。
The Delete All Markers form appears. 将出现Delete All Markers表单。
5. Click OK.
The error marker is removed. 错误标记被删除。
从版图中提取连通性——Extracting Connectivity from the Layout
You must extract the connectivity from the layout cellview to compare the layout and schematic cellviews. To extract connectivity, you run the Extract program. The Extract program uses rules defined in the technology file to recognize devices and establish electrical connections (nets).
您必须从版图单元视图中提取连通性，以比较版图和原理图单元视图。要提取连通性，请运行Extract程序。Extract程序使用技术文件中定义的规则来识别器件并建立电气连接（网络）。
Important
As you follow the steps in the rest of this chapter, be careful to use the correct cellview.
Check the title banner for the view name layout or extracted.
当您按照本章其余部分中的步骤操作时，请小心使用正确的单元格视图。检查视图名称版图或提取的标题条。
In this section, you learn to 在本节中，您将学习
?Use the Extract command to create an extracted view of mux2
?使用“Extract”命令可以创建mux2的提取视图
?View the extracted data
?查看提取的数据
提取版图——Extracting the Layout
1. Choose Verify – Extract. 选择Verify – Extract
The Extractor form appears. 出现“Extractor”表单。
Note: If you are running the Cadence? Analog Design Environment software, the Extractor form is different than the form that appears here. You can continue this tutorial despite the different form. If you want detailed descriptions of options that appear in the analog circuit design forms, refer to the Diva Reference manual.
注意：如果您运行的是Cadence?模拟设计环境（ADE）软件，则“Extractor”表单与此处显示的表单不同。尽管形式不同，您仍可继续本教程。如果您想要详细描述模拟电路设计表格中出现的选项，请参阅Diva参考手册。
2. Turn on Join Nets With Same Name. This will merge nets with the same names while
suppressing warning messages about different nets that have the same name.
2. 启用“使用相同名称加入网络”。这将合并具有相同名称的网络，同时抑制有关具
有相同名称的不同网络的警告消息。
3. Click OK to run the Extract program.
3. 单击“确定”以运行“Extract”程序。
The extraction rules appear in the CIW as the extract program runs. When extraction is
complete, you see
提取程序运行时，提取规则出现在CIW中。提取完成后，您会看到
saving rep tutorial/mux2/extracted
This means the extracted cellview was created.
这意味着创建了所提取的cellview。
查看提取的数据——Viewing Extracted Data
The extracted view of mux2 is similar to but not identical to the layout cellview. In this section, you look at the extracted cellview so you understand the differences between the extracted and the layout cellviews.
提取的mux2视图与版图单元视图类似但不完全相同。在本节中，您将查看提取的单元
视图，以便了解提取的与版图单元视图之间的差异。
1. In the Command Interperter Window (CIW), choose File – Open to view the extracted mux2 view.
1. 在命令解释器窗口（CIW）中，选择File – Open以查看提取的mux2视图。
The Open File form appears. 出现“打开文件”表单。
2. Type the library, cell, and view names as follows: 键入库、单元和视图名称，如下所示：
Library Name tutorial
Cell Name mux2
View Name extracted
3. Click OK.
The extracted cellview appears on top of the layout cellview. The banner contains the following:
提取的单元格视图显示在版图单元视图的顶部。（信息）条包含以下内容：
The extracted cellview is similar to the layout, but the gates now have symbols at one end.
提取的cellview类似于版图，但是栅极现在在一端有符号。
4. Press Control-f to display only level 0 data. 4. 按Control-f仅显示0级数据。
The gate symbols disappear, and you see a name inside each gate region. Each gate has been mapped to either an nfet or pfet device, identified by an instance of an ivpcell.
栅极符号消失，您在每个栅极区域内看到一个名称。每个栅极都已映射到nfet或pfet器件，由ivpcell的实例标识。
An ivpcell is a special parameterized cell used by the verification program to display devices.
ivpcell是验证程序用于显示器件的特殊参数化单元。
5. Press Shift-f to display all levels again.
5. 按Shift-f再次显示所有级别。
6. Zoom in on one of the symbols.
6. 放大其中一个符号。
You see the gate width and length displayed next to the symbol.
您会看到符号旁边显示的栅宽和长度。
Display the electrical connections by setting Nets on in the Display Options form.
通过在Display Options表单中设置“网络”来显示电气连接。
7. Press the e key to open the Display Options form.
7. 按e键打开Display Options表单。
8. Select Nets.
8. 选择网络。
9. Click Apply.
9. 单击“应用”。
10. Move the cursor into the extracted view and press the f key to fit the design in the window again.
10. 将光标移动到提取的视图中，然后按f键使设计再次适合窗口。
You see the electrical connections in the extracted cellview.
您可以在提取的单元视图中看到电气连接。
11. In the Display Options form, turn Nets off.
11. 在Display Options表单中，关闭网络。
12. Click OK to close the Display Options form.
12. 单击“确定”关闭Display Options表单。
将版图与原理图进行比较——Comparing the Layout to the Schematic
The LVS program lets you compare the schematic to the physical layout so you can check for connectivity errors. LVS uses both the extracted cellview you created in the previous section and the schematic view of the multiplexer. This tutorial provides a schematic cellview for you.
LVS程序允许您将原理图与物理布局进行比较，以便检查连接错误。LVS使用您在上一节中创建的提取的单元视图和多路复用器的原理图视图。教程为您提供了一个原理图单元视图。
In this section, you learn to 在本节中，您将学习
?Display the schematic cellview 显示原理图单元视图
?Run LVS 运行LVS
显示原理图视图——Displaying the Schematic View
You will use the schematic for checking details between the schematic and layout after you run LVS. For now, you just need to be sure the schematic exists. You display the schematic to remind you of what LVS is using to check the design.
运行LVS后，您将使用原理图检查原理图和版图间的详细信息。目前，您只需要确保原理图存在。您将显示原理图以提醒您LVS使用什么来检查设计。
1. Choose File – Open to view the mux2 schematic. 1. 选择File – Open以查看mux2原理图。
2. Type the library, cell, and view names as follows: 2. 键入库、单元和视图名称，如下所示：
Library Name master
Cell Name mux2
View Name schematic
3. Click OK. 3. 单击“确定”。
The schematic cellview appears.
出现原理图单元视图。
Note: To fit your windows on your screen, click and hold on any corner of the schematic window and drag the mouse until the window is a smaller size. Then press the f key in the schematic window to fit the schematic drawing within the resized window.
注意：要在屏幕上拟合窗口，请单击并按住原理图窗口的任意一角，然后拖动鼠标直到窗口的尺寸变小。然后在原理图窗口中按f键以在缩放后的窗口中拟合原理图。
运行LVS——Running LVS
1. In the mux2 extracted cellview, choose Verify – LVS.
1. 在mux2提取的cellview中，选择Verify – LVS。
The LVS form appears. LS表单出现。
Note: If you are running the Cadence Analog Design Environment software, the LVS form is slightly different than the form that appears here. You can continue this tutorial despite the
different form. If you want detailed descriptions of options that appear in analog circuit
design forms, refer to the Diva Reference manual.
注意：如果您运行的是Cadence模拟设计环境软件，则LVS表单与此处显示的表单略有不同。尽管形式不同，您仍可继续本教程。如果您想要详细了解模拟电路设计表单中出现的选项，请参阅Diva参考手册。
2. Fill in the schematic fields in the LVS form by clicking the Sel by Cursor button under the
schematic fields, then click left in any area of the schematic cellview window.
2. 通过单击原理图字段下的Sel by Cursor按钮填写LVS表单中的原理图字段，然后在原
理图单元视图窗口的任何区域中单击左键。
The schematic fields are filled in with master, mux2, and schematic.
原理图字段用master、mux2和原理图填充。
3. Set the Priority field to 20.
3. 将“优先级”字段设置为20。
The default is 0 but that setting slows down other actions on the system.
默认值为0，但该设置会减慢系统上的其他操作。
4. Click Run to start the LVS job.
4. 单击“运行”以启动LVS作业。
The Save Cellviews form appears, asking if you want to save the mux2 layout cellview.
将出现Save Cellviews表单，询问您是否要保存mux2版图单元视图。
5. Click OK to save the mux2 layout.
5. 单击“确定”以保存mux2版图。
The LVS job runs in the background and might take a couple of minutes to complete. When the job is finished, you see a dialog box, entitled Analysis Job Succeeded, telling you the job succeeded.
LVS作业在后台运行，可能需要几分钟才能完成。作业完成后，您会看到一个名为Analysis Job Succeeded的对话框，告诉您作业成功。
6. In the dialog box, click OK.
6. 在对话框中，单击“确定”。
Note: If the dialog box says your job did not get completed, click Info in the LVS form and look at the log. The log tells you what caused the job to be terminated and when.
注意：如果对话框显示您的作业未完成，请单击LVS表单中的“Info”并查看日志。日志告诉您导致作业终止的原因以及何时终止。
分析LVS错误——Analyzing LVS Errors
Now that you have run LVS, you can display information about the comparison between the schematic and the layout. Because you deliberately added a small error to the layout, LVS will report the discrepancy.
现在您已经运行了LVS，您可以显示有关原理图和版图间比较的信息。因为您故意在版
图中添加了一个小错误，LVS会报告差异。
You can use the probe commands on the Verify menu to highlight any nets, including nets that LVS lists as having errors. You can perform either a single probe to highlight a net in the extracted cellview or a cross-probe to highlight a net in both the extracted and the schematic cellviews.
您可以使用“Verify”菜单上的探测命令突出显示任何网络，包括LVS列为有错误的网络。您可以执行单个探测以在提取的单元格视图中突出显示某个网络，也可以执行交叉探测以在提取的和原理图单元视图中突出显示某个网络。
In this section, you learn to 在本节中，您将学习
?Display the LVS report 显示LVS报告
?Display the errors LVS found 显示LVS找到的错误
?Probe and cross-probe between the schematic and extracted cellviews
?在原理图和提取的单元视图间进行探测和交叉探测
显示LVS报告——Displaying an LVS Report
1. In the LVS form, click Output.
1. 在LVS表单中，单击Output。
A text window listing the output from the LVS run appears.
将出现一个文本窗口，它列出了LVS运行的输出（结果）。
job '/root/cell_design/LVS' that was started at 'May 1700:08:28 2004' has failed.
job '/directory path>/LVS' that was started at
Try not setting CDS_Netlisting_Mode to Analog. Use Digital or do not set the environmental variable at all. The extract rules for that sample design do not use the Artist libraries, so the switch and stop view lists Artist uses are incorrect.
The selected LVS Run directory does not match the Run Form
Artist LVS Form Contents Different
in ic5141 when do LVS, it faills , when i try to see the output file, it report like "can not find si.out", what it means? how to fix?
When I run LVS, I'm getting the following error: Can't find/read file '.../LVS/si.out
This is the output of the LVS program. If it did not run, it didn't create this so when you try to
view it by clicking the "Output" button, it will give this error. If this is the case, it should open another window. Click on the "Log" button... to see why the program didn't run. The likely reasons are: 1) You didn't Check and Save your schematic 2) You modified your layout after running extraction.
这是LVS程序的输出。如果它没有运行，它没有创建它，所以当你尝试通过单击“输出”按钮查看它时，它将给出此错误。如果是这种情况，它应该打开另一个窗口。单击“日志”按钮...以查看程序未运行的原因。可能的原因是：1）您没有检查并保存原理图，2）您在运行提取后修改了布局。
setenv CDS_Netlisting_Mode Analog
export CDS_Netlisting_Mode=Analog
setenv CDS_Netlisting_Mode Digital
export CDS_Netlisting_Mode=Digital
env | grep CDS_Netlisting_Mode
CDS_Netlisting_Mode=Digital，此时LVS才能运行
Cell: pfet in library: sample is missing a simInfo
Invalid LVS run directory. You must initialize the LVS run with a valid LVS run directory before you can probe.
2. Scroll until you see the section that compares the layout and schematic.
2. 滚动，直到看到对版图和原理图进行比较的部分。
LVS reports this information: LVS报告此信息：
The net-lists failed to match.网表无法匹配。
You see LVS found 13 nets in the layout but only 12 in the schematic. It reports a net in the layout should be merged because the layout and schematic would match if two separate nets in the layout were connected (merged). Because the error you created was a disconnection within a net, this suggestion makes sense.
您看到LVS在布局中找到了13个网，但在原理图中只有12个网。它报告应该合并版图中的一个网络，因为如果版图中的两个单独的网络已连接（合并），则版图和原理图将匹配。因为您创建的错误是网络中的断开连接，所以这个建议是有道理的。
3. In the report window, choose File – Close Window.
3. 在报告窗口中，选择File – Close Window。
显示错误——Displaying the Errors
1. At the bottom of the LVS form, click Error Display.
1. 在LVS表单的底部，单击Error Display。
The LVS Error Display form appears. 出现LVS Error Display表单。
2. Move the cursor into the extracted window and press the Escape key.
2. 将光标移动到提取的窗口，然后按Escape键。
This makes the extracted window the current window. LVS displays the errors in the current window.
这使得提取的窗口成为当前窗口。LVS在当前窗口中显示错误。
3. In the LVS Error Display form, click First in the Display field.
3. 在LVS错误显示表单中，单击Display字段中的First。
The LVS Error Display form displays a message indicating that two of the nets should be merged.
LVS Error Display表单显示一条消息，指示应合并两个网络。
Note: LVS assigns numbers to the unlabeled nets. The numbers it assigns to your nets might not be identical to the net numbers shown above. Substitute the numbers on your LVS Error Display form in the following instructions.
注意：LVS为未标记的网络分配编号。LVS为网络分配的编号可能与上面显示的网络号不同。在下面的指令中替换LVS Error Display表单上的编号。
In addition to the LVS Error Display form showing the nets to be merged, the geometries in the extracted layout that do not match anything in the schematic are highlighted in yellow. In this case, LVS highlights the objects on the part of the net you disconnected.
除了显示要合并的网络的LVS错误显示表单之外，提取的版图中与原理图不匹配之处的几何图形以黄色突出显示。在这种情况下，LVS突出显示您断开的网络部分上的对象。
4. In the LVS Error Display form, click Clear Display.
4. 在LVS Error Display表单中，单击Clear Display。
探测原理图和版图——Probing the Schematic and Layout
To look at the nets LVS suggests you merge, you probe the schematic and extracted cellviews
to highlight the nets. This section shows you how to
要查看LVS建议您合并的网络，您可以探测原理图和提取的单元视图以突出显示网络。本节介绍如何操作
?Perform a single probe to highlight a net in the extracted cellview
?执行单个探测以突出显示提取的单元视图中的网络
You probe only the extracted view for net 10, which LVS found in the layout but not in the
schematic. 您仅探测net 10的提取视图，LVS在版图中找到net 10但在原理图中没有。
?Perform a cross-probe to highlight a net in both the schematic and extracted cellviews. You
probe both views for net 8, which LVS found in both the layout and the schematic.
?执行交叉探测以在原理图和提取的单元视图中突出显示网络。您将为网络8探测两个视
图，LVS在版图和原理图中都找到了该网络。
1. In the LVS Error Display form, click Probe Form.
1. 在LVS Error Display表单中，单击“Probe Form”。
The Probing form appears. 出现Probing表单。
Note: If you are running analog circuit design software, the Probing form is different than the form that appears here. You can continue this tutorial despite the different form. If you want detailed descriptions of options that appear in analog circuit design software forms, refer to the Diva Reference manual.
注意：如果您运行的是模拟电路设计软件，则“Probing”表单与此处显示的表单不同。
尽管形式不同，您仍可继续本教程。如果需要有关模拟电路设计软件表单中出现的选项的详细说明，请参阅Diva参考手册。
2. Click Add Device or Net. If you are running analog circuit design software, click Add Net.
2. 单击Add Device or Net。如果您正在运行模拟电路设计软件，请单击Add Net。
By default, the form is set to perform a single probe. You first probe the extracted view for net 10.
默认情况下，表单设置为执行单个探测。您首先探测net 10的提取视图。
3. In the CIW, type the net name, "10", (type the quotation marks) and press Return.
3. 在CIW中，键入网络名称“10”，（键入引号），然后按Return键。
Note: Several warning messages appear in the CIW, these do not have any effect on your probe.
注意：CIW中会出现几条警告消息，这些消息对您的探测没有任何影响。
The shapes in net 10 are highlighted in yellow.
网络10中的形状以黄色突出显示。
4. In the Probing form, change Probing Method to cross probe. If you are running Cadence
Analog Design Environment, change the Probing Method to cross probe matched.
4. 在Probing表单中，将探测方法更改为交叉探测。如果您正在运行Cadence模拟设计环
境，请将探测方法更改为匹配的交叉探测。
5. Click Add Device or Net.
5. 单击Add Device or Net。
6. Move the schematic cellview to the front of your screen so you can see its contents.
6. 将原理图单元视图移动到屏幕的前面，以便查看其内容。
7. In the CIW, type the net name, "8", (type the quotation marks) and press Return.
7. 在CIW中，键入网络名称“8”，（键入引号），然后按Return键。
The shapes in net 8 are highlighted in yellow in both the extracted and schematic views.
在提取和原理图视图中，网络8中的形状以黄色突出显示。
8. To remove the probe highlights, in the Probing form, click Remove All.
8. 要删除探测突出显示，请在Probing表单中单击Remove All。
Note: You can also probe from the schematic to the layout. After you open the Probing form, click a net in the schematic.
注意：您还可以从原理图探测到版图。打开Probing表单后，单击原理图中的网络。9. In the Probing form, click Cancel.
9. 在Probing表单中，单击“取消”。
10. In the LVS Error Display form, click Cancel.
10. 在LVS Error Display表单中，单击“取消”。
11. In the LVS form, choose Commands – Close Window.
11. 在LVS表单中，选择Commands – Close Window。
Now that you have determined where the error is, you do not need to see the schematic view anymore. You do not need to remove the hilight from the schematic cellview. Once the
window is closed the hilight is removed.
现在您已确定错误的位置，您不再需要查看原理图视图了。您无需从原理图单元视图中删除hilight。关闭窗口后，将移除hilight。
12. In the schematic cellview, choose Window – Close.
12. 在原理图单元视图中，选择Window – Close。
纠正错误——Correcting the Error
In the previous sections, you saw that the error both DRC and LVS discovered was caused by a break in one net in the layout. The break made it appear as if there were two nets. In this section, you correct the error and reconnect the net.
在前面的部分中，您看到DRC和LVS发现的错误是由版图中的一个网络中断引起的。这种打断使它看起来好像有两个网。在本节中，您将更正错误并重新连接网络。
1. In the extracted cellview, choose Window – Close.
1. 在提取的单元视图中，选择Window – Close。
The extracted cellview closes and you see the layout cellview. You always edit in the layout cellview and then reextract.
提取的cellview关闭，您将看到版图单元视图。您始终在版图单元视图中进行编辑，然后重新提取。
2. To correct the error in the layout cellview, press the s key and stretch the metal1 path so it
joins the two nets at point X = 33, Y = 28.
2. 要更正版图单元视图中的错误，请按s键并拉伸metal1路径，使其在X = 33、Y = 28
处连接两个网。
3. To stop the Stretch command, press the Escape key.
3. 要停止拉伸命令，请按Escape键。
4. To save the layout cellview, in the icon menu, click the Save command icon.
4. 要保存版图单元视图，请在图标菜单中单击“保存”命令图标。
The layout cellview is written to disk.
版图单元视图写入磁盘。
重新验证——Rerunning Verification
After correcting the errors in the layout, you run verification again. The steps are nearly identical to those you followed earlier in this chapter, except this time you run an incremental DRC. This means you check only the changed portion of the design. The verification programs should not find any errors.
纠正版图中的错误后，再次运行验证。除了这次运行增量DRC之外，这些步骤几乎与本章前面的步骤完全相同。这（增量）意味着您只检查设计的更改部分。验证程序不应该发现任何错误。
This section tells you how to 本节将告诉您如何操作
?Run an incremental DRC 运行增量DRC
?Run an extraction on a layout 在版图上运行提取
?Run LVS from the extracted cellview 从提取的cellview运行
LVS
The instructions in this section are brief because you have already done the steps before. If you want more details, you can go back through the previous sections.
本节中的说明很简短，因为您之前已经完成了这些步骤。如果您需要更多详细信息，可以返回前面的部分。
运行增量DRC——Running an Incremental DRC
The system keeps track of any changes you made since the last DRC. You can run an incremental DRC to check only your changes to the design. This makes the DRC go faster.
系统会跟踪自上次DRC以来您所做的任何更改。您可以运行增量DRC以仅检查对设计
1、描述集成电路工艺技术水平的五个技术指标及其物理含义 ⑴集成度(Integration Level)：以一个IC芯片所包含的元件(晶体管或门/数)来衡量，（包括有源和无源元件）。 ⑵特征尺寸 (Feature Size) /（Critical Dimension）：特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。 ⑶晶片直径(Wafer Diameter)：当前的主流晶圆的尺寸为12寸(300mm)，正在向18寸(450mm)晶圆迈进。 ⑷芯片面积(Chip Area)：随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面积也随之增大。 ⑸封装（Package）：指把硅片上的电路管脚，用导线接引到外部接头处，以便于其它器件连接。封装形式是指安装半导体集成电路芯片用的外壳。 2、简述集成电路发展的摩尔定律。 集成电路芯片的集成度每三年提高4倍，而加工特征尺寸缩小倍，这就是摩尔定律。当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍 3、集成电路常用的材料有哪些？ 集成电路中常用的材料有三类：半导体材料，如Si、Ge、GaAs?以及InP?等；绝缘体材料，如SiO2、SiON?和Si3N4?等；金属材料，如铝、金、钨以及铜等。
4、集成电路按工艺器件类型和结构形式分为哪几类，各有什么特点。 双极集成电路：主要由双极晶体管构成（NPN型双极集成电路、PNP型双极集成电路）。优点是速度高、驱动能力强，缺点是功耗较大、集成度较低。 CMOS集成电路：主要由NMOS、PMOS构成CMOS电路，功耗低、集成度高，随着特征尺寸的缩小，速度也可以很高。 BiCMOS集成电路：同时包括双极和CMOS晶体管的集成电路为BiCMOS集成电路，综合了双极和CMOS器件两者的优点，但制作工艺复杂。 5、解释基本概念: 微电子、集成电路、集成度、场区、有源区、阱、外延 微电子：微电子技术是随着集成电路，尤其是超大型规模集成电路而发展起来的一门新的技术。微电子技术包括系统电路设计、器件物理、工艺技术、材料制备、自动测试以及封装、组装等一系列专门的技术，微电子技术是微电子学中的各项工艺技术的总和。微电子学是研究在固体（主要是半导体）材料上构成的微小型化电路、电路及微电子系统的电子学分支。 集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能。 集成度：集成电路的集成度是指单块芯片上所容纳的元件数目。
1、能力验证简介 能力验证作为一种合格评定活动，不仅可为合格评定机构从事特定的检测、校准和检验活动的能力提供客观证据，识别合格评定机构管理和技术能力可能存在的问题和风险，其也是认可机构加入和维持国际相互承认协议（MRA）的必要条件之一。 1）能力验证的本质在于提升合格评定机构的技术能力 能力验证作为重要的外部质量保证手段，不仅可以识别合格评定机构在样品处理、数据处理及结果报告等方面存在的问题，发现改进的机会；同时可以发现合格评定机构的检测、校准和检验结果与同行间的差异。能力验证与内部质量保证共同构成合格评定机构技术能力的质量保证体系。 2）合格评定机构是能力验证的主体 能力验证的利益相关方包括合格评定机构、认可机构、管理部门和合格评定机构的客户等。在众多的利益相关方中，合格评定机构才是能力验证的主体，参加和寻求适宜的能力验证是合格评定机构的责任，合格评定机构应基于自身需求和外部对能力验证的要求，在综合考虑内部质量控制水平、人员能力、设备状况、风险、运行成本等因素的基础上，合理策划自身的能力验证要求。 中国合格评定国家认可委员会（CNAS）根据国际实验室认可合作组织（ILAC）、亚太认可合作组织（APAC）相关要求制定了能力验证政策和要求。寻求CNAS认可和已获准认可的机构必须满足CNAS的能力验证相关政策，并按照CNAS能力验证领域、频次要求参加能力验证。 2、能力验证的三种形式 1）能力验证计划 2）测量审核
3）实验室间比对 3、参加能力验证的最低要求 CNAS-RL02：2018《能力验证规则》 1 初次认可和扩大认可范围 1.1 只要存在可获得的能力验证，合格评定机构申请认可的每个子领域应至少参 加过1次能力验证且获得满意结果，或虽为有问题（可疑）结果，但仍符合认可项目 依据的标准或规范所规定的判定要求。 注1：子领域的划分见附录B《能力验证领域和频次表》。 注2：从能力验证最终报告发布之日至申请认可之日，3 年内的能力验证经历均为有效。 1.2 若无特殊理由，申请认可的合格评定机构应参加CNAS 指定的能力验证计 划，例如：亚太实验室认可合作组织（APLAC）的能力验证计划。 注：指定参加的计划通常不收取费用。 1.3 对于多场所合格评定机构，其每个场所均应分别满足1.1 的要求。
实验一、基本逻辑电路与版图设计与验证 一、实验目的 1、学习集成运算电路单元的设计参数的仿真、测试、验证。 2、学习采用Cadence工具实现IC电路设计的基本操作和方法，包括电路图的编辑以及仿真调试过程、版图的编辑和检测过程。 二、实验内容 本实验通过设计一个两级运算放大器电路学习Cadence工具下电路的设计和仿真方法。实验内容包括： 1.熟悉Cadence界面及基本的建立新的cell文件等基本过程； 2.完成基本逻辑电路的设计； 3.利用Cadence的仿真环境得到波形，分析仿真结果。 4.利用Cadence掌握版图编辑的方法； 5.利用Cadence中的Dracula工具检查版图编辑中不符合规则的地方，并加以调整。 该电路设计采用上华CSMC0.5umCMOS工艺设计，工作电压5V。 三、实验步骤 （一）电路图绘制 1、登陆到UNIX系统。 在登陆界面，输入用户名stu01和密码123456。 2、Cadence的启动。 登录进去之后，点击Terminal出现窗口，输入icfb命令，启动Cadence 软件。 3、根据设计指标及电路结构，估算电路参数。 4、利用Candence原理图的输入。 （1）Composer的启动。在CIW窗口新建一个单元的Schematic视图。 （2）添加器件。在comparator schematic窗口点击Add-Instance或者直接点i,就可以选择所需的器件。 （3）添加连线。执行Add-Wire，将需要连接的部分用线连接起来。
（4）添加管脚。执行Add-Pin和直接点p，弹出添加管脚界面。 （5）添加线名。为设计中某些连线添加有意义的名称有助于在波形显示窗口中显出该条线的信号名称，也可以帮助检查电路错误。点击Add-Wire Name，弹出新窗口，为输入输出线添加名称。为四端的MOS器件的衬底添加名称vdd！或gnd！，其中！表示全局变量。 （6）添加电源信号,根据不同的仿真电路设置不同的电源参数。 （7）保存并检查。点击schematic窗口上的Check and Save按钮，察看是否有警告或者错误。如果有，察看CIW窗口的提示。4、利用Candence原理图的输入。 （二）电路图仿真 （1）启动模拟仿真环境。在comparator schematic窗口，选择Tools-Analog Environment，弹出模拟仿真环境界面。 （2）设置模型库。 （3）设置分析类型。在仿真窗口，点击Choose Analyses按钮，弹出Choose Analyses窗口，该窗口中列出了各种仿真类型，依次进行各种仿真，如ac、dc、tran，进行交流仿真、直流仿真、瞬态仿真。 （4）设置波形显示工具。Cadence中有两种波形显示工具：AWD和wavescane，在仿真窗口选择Session-assign，在弹出的窗口中可以选择波形显示工具为AWD或wavescane。 （5）选择输出结果显示信号。在Results中选择Main ,在电路图中点击输出确定输出波形信号。 （6）进行仿真。选择Simulation-Run，或者直接点击仿真窗口右下角的Run 按钮来启动仿真，仿真开始过程中，在CIW窗口会出现一系列仿真信息，另外会弹出一个Spectre输出窗口。仿真结束会自动弹出波形显示窗口。 （7）观察波形，看是否满足设计要求。 （三）版图绘制 （1）Composer的启动。在CIW窗口新建一个单元的layout视图。 （2）添加器件。在comparator schematic窗口点击Add-Instance或者直接点i,就可以选择所需的器件。
Q/AT 中国电子科技集团公司第十三研究所企业标准 Q/AT 43016.×××-2005 第十六专业部 薄膜电路版图设计规范 拟制： 审核： 批准： 2005-9-6版 中国电子科技集团公司第十三研究所批准
目录?1.版图一般要求 ?2.版图元件要求 ?3.基片和组装材料选择 ?4.薄膜电阻最大允许电流 ?5. 版图和组装图审核要求 ?附录1 元器件降额准则（摘要）?附录2 版图和组装图审核表 ?附录3 组装图模版（AUTOCAD格式）
薄膜电路版图设计规范 版本：2005-9-6 1版图一般要求： 1.1基片和掩模版尺寸 1.3非标准尺寸基片：50mm×60mm。图形阵列最大尺寸不应大于46mm×56mm。 采用非标准基片要与工艺负责人商量。 1.4划线框尺寸：微晶玻璃基片200um，陶瓷基片 300um。 1.5基片厚度 进口瓷片厚度 0.38mm 0.25mm。 国产瓷片厚度0.4mm 0.5mm， 0.8mm，1.0mm。 需要其它厚度陶瓷基片时，要提前预订。 1.6单元基片最大尺寸（包括划线槽） 必须同时满足以下两个要求: （1）单元基片的每个边（角）到管座台面对应边（角）的最小距离0.5mm，（D-C>1）（2）单元基片边长比管壳对应管柱中心距应小1.5mm以上（A-B >1.5）。 表2 TO-8系列管壳对应最大正方形基片尺寸 1.7常规生产应采用铬版。 1.8有薄膜电阻的版，要制作三层版。 第1层负版。金块图形。 第2层正版。金块图形加上电阻图形。 第3层正版。仍为金块图形。
1.9没有薄膜电阻的版，制作2块版。 第1层负版。金块图形 第2层正版。仍为金块图形。 1.10带金属化通孔的版，制作2层版。， 第1层正版。金块图形，包括孔焊盘。 第2层正版。金块图形加上电阻图形。 1.10.1小孔的位置在正式的版图中不应画出，也不用标记。可以在不制版的图层中标出。 1.10.2版图上应设计一个十字对位标记，用于孔化基片光刻对位，如下图所示。 1.11掩模版要有标识： 在版图的空隙应加上版号或更新的编号。比如，版号为741，一次改版时，标示为 741A。 旧版仍沿用旧的版号。 新版号由各研究室主任给出1个3位数版号，遇到旧版号跳过。 1.12标准薄膜电阻。 在电阻图形中，应包含一个较宽的正方形电阻，以便精确地测量方块电阻。 比如：200μm×200μm。 1.13方块电阻标准值 微晶玻璃上方块电阻R□=100Ω； 陶瓷基片上方块电阻R□=50Ω。 应当尽量使用标准方块电阻，特殊的要求与工艺负责人商量。 1.14负版增加对位图形。 负版精缩时应在的图形阵列对角外，多曝光6个单元图形，如图A所示。 负版直扫时应在的图形阵列对角外作“L”图形，条宽1mm，长度5mm。如图B所示。
Layout主要工作注意事项 ●画之前的准备工作 ●与电路设计者的沟通 ●Layout 的金属线尤其是电源线、地线 ●保护环 ●衬底噪声 ●管子的匹配精度 一、l ayout 之前的准备工作 1、先估算芯片面积 先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。 2、Top-Down 设计流程 先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。 3、模块的方向应该与信号的流向一致 每个模块一定按照确定好的引脚位置引出之间的连线 4、保证主信号通道简单流畅，连线尽量短，少拐弯等。 5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的 电源电压不一致。 6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。 二、与电路设计者的沟通
搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方 包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。 （2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。 （3）电路中MOS管，电阻电容对精度的要求。 （4）易受干扰的电压传输线，高频信号传输线。 三、layout 的金属线尤其是电源线，地线 1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。 电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。在接触孔周围，电流比较集中，电迁移更容易产生。 2、避免天线效应 长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。 解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。 （2）把低层金属导线连接到扩散区来避免损害。 3、芯片金属线存在寄生电阻和寄生电容效应 寄生电阻会使电压产生漂移，导致额外的噪声的产生 寄生电容耦合会使信号之间互相干扰 关于寄生电阻： （1）镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。
能力验证基本知识 一、什么叫能力验证 能力验证就是指利用实验室间比对来确定实验室检测／校准能力得活动。它就是确保实验室维持较高得校准与检测水平而对其能力进行考核、监督与确认得一种验证活动。参加能力验证计划，可以为实验室提供评价其出具数据可靠性与有效性得客观证据。 二、什么情况下要做能力验证? ＣNＡＳ－ＲL０２准则对能力验证得要求 4。2.3只要存在可获得得能力验证,合格评定机构初次申请认可得每个子领域应至少参加过1次能力验证且获得满意结果(申请认可之日前3年内参加得能力验证有效）。子领域得划分与频次得要求应满足CNAS公布得能力验证领域与频次表。 4。2．4只要存在可获得得能力验证，获准认可合格评定机构应满足CNA Ｓ能力验证领域与频次要求且获得满意结果.对ＣNAＳ能力验证领域与频次表中未列入得领域(子领域），只要存在可获得得能力验证，获准认可合格评定机构在每个认可周期内应至少参加1次。 从准则上瞧，不管就是获得认可得实验室还就是初次申请认可得实验室，能力验证就是要主动去参加得。 三、能力验证得意义
实验室与检查机构等可以通过利用能力验证这种外部质量保证(EQA）工具,识别与同行机构之间得差异，补充其内部质量控制技术,为自身得持续改进与质量管理提供信息；实验室得用户、监督与管理机构、评价机构等可通过利用ＣNAS能力验证结果,判断实验室与检查机构等就是否具有从事校准／检测活动得能力，以及监控她们能力得持续状况.具体表现如下：１、识别实验室间得差异 能力验证通过使用实验室所得得结果与指定值得比较,对其从事某项检测、校准与检验活动得表现进行独立评价,从而识别实验室结果与参考值（参照值)以及实验室之间得差异。能力验证可以为实验室得工作质量或水平就是否满意以及就是否需要对潜在得问题进行调查给出预警. 2、比较方法或程序 对于某些实验室而言，可尝试通过能力验证来评价实验室使用某种新得或者非常规方法进行检测/测量得工作质量. 在某些情况下，能力验证计划会给出所有实验室所用方法得汇总与比较。对于实验室新得或就是不经常开展得测量活动,这类数据可能极具价值，它可以帮助实验室今后选择适宜得方法或者指出在采纳新方法前需要进行得附加研究. 3、确认实验室声称得测量不确定度 在校准能力验证计划中，能力验证可以帮助核查实验室评估得测量不确定度得合理性。如果其测得值处于可接受得范围之外,则表明实验室不能
版图的物理验证 版图的物理验证主要有DRC，ERC（电气规则检查）和LVS三种方法。DRC 表示设计规则检查，是Design Rule Checking的缩写，LVS是Layout Versus Schematic的缩写，ERC是Electrical Rule Checking。 DRC用来检查版图的几何图形符合工艺规则要求，以便芯片能在工艺线上生产出来；LVS把设计得到的版图和逻辑网表进行比较，检查各器件大小和连接关系是否完全一致；ERC主要是检查版图电性能（如衬底是否正确接电源或地，又无栅极悬空等）以保证各器件能正常工作。 物理验证成功则可以出带（Tapeout）,或生成macro cell 做作为整个设计的一部份来使用,数据格式一般采用GDSII。 下面以Mentor公司的物理验证Calibre来说明版图的验证过程。 1.ANT流程 2.DRC流程 DRC验证需要输入版图文件(GDSII格式)和规则文件，规则文件一般由厂商提供。Mentor 公司的Calibre软件是DRC方面的主流工具。其规则文件的语法简单，但规则较繁杂。规则文件通常包括描述模块（Description Block）、输入层模块（Inputlayer Block）、操作模块（Operation Block）三个部分。每一个模块有一个开始标志(如：*DESCRIPTION)和结束标志(*END)。 描述模块定义了Dracula运行环境。包括运行模式、基本单元名、输入/输出设备、文件名、格式、图形比例元素、网格大小、输出记录文件、警告消息显示等。 输入层模块把布局图的层名或层编号和Calibre的层名对应起来，并提供Calibre进行验证所需的其他关于层的信息。主要是：要输出的层、层名、掩膜顺序、要输出的层、文本层。 操作层定义要进行的操作和应用程序并且标出错误。它定义的操作类型有：逻辑、电气节点、缩放、参数、空间、ERC、DRC、LVS、LPE和PRE。 例如，一个非门的规则内容如下： n阱(nwell)： n阱的最小宽度4.8u 阱与阱之间的最小间距 1.8u ndiff 到nwell的最小间距0.6u pdiff 到nwell的最小间距1.8u
一、填空 1.ls (填写参数)命令用于显示隐藏文件。（-a） 2.进入当前目录的父目录的命令为 (%cd ..) 3.查看当前工作目录的命令为：（%pwd） 4.目录/home//uuu已建立，当前工作目录为/home/，采用绝对路径进入/home//uuu 的命令为：（%cd /home//uuu） 5.假设对letter文件有操作权限，命令%chmod a+rw letter会产生什么结果：（对 所有的用户增加读写权限。） 6.显示当前时间的命令为：（%date） 7.打开系统管理窗口的命令为：（%admintool） 8.与IP地址为166.111.4.80的主机建立FTP连接的命令为：（%ftp 166.111.4.80 or %ftp %open 166.111.4.80） 9.建立FTP连接后，接收单个文件的命令为：（%get） 10.建立FTP连接后，发送多个文件的命令为：（%mput） 11.有一种称为0.13um 2P5M CMOS单井工艺, 它的特征线宽为______，互连层共有 _____层，其电路类型为_______。0.13um 7 CMOS 12.请根据实际的制造过程排列如下各选项的顺序： a.生成多晶硅 b.确定井的位置和大小 c.定义扩散区，生成源漏区 d.确定有源区的位置和大小 e.确定过孔位置 正确的顺序为：___ _________________。bdace 13.集成电路中的电阻主要有__________, ____________, _____________三种。井电 阻，扩散电阻，多晶电阻 14.为方便版图绘制，通常将Contact独立做成一个单元，并以实例的方式调用。若该 Contact单元称为P型Contact，由4个层次构成，则该四个层次分别为：_________，_________, _________, ___________. active, P+ diffusion, contact, metal. 15.CMOS工艺中，之所以要将衬底或井接到电源或地上，是因为 ___________________________________。报证PN结反偏，使MOS器件能够正常工 作。 16.版图验证主要包括三方面：________，__________，__________; 完成该功能的 Cadence工具主要有（列举出两个）：_________，_________。DRC, LVS, ERC, Diva, Dracula 17.造成版图不匹配的因数主要来自两个方面：一是制造工艺引起的，另一个是 __________;后者又可以进一步细分为两个方面：_______________， _____________。片上环境波动，温度波动，电压波动。 18.DRC包括几种常见的类型，如最大面积（Maximum Dimension），最小延伸（Minimum Extension），此外还有_________，_________，_________。最小间距，最小宽度，最小包围（Minimum Enclosure）。 19.减少天线效应的三种方法有：____________，____________，__________。插入二 极管，插入缓冲器，Jumper (或者，通过不同的金属层绕线)。 20.由于EDA工具的不统一，出现了各种不同的文件格式，如LEF, DEF等，业界公认 的Tape out的文件格式为 _______，它不可以通过文本编辑器查看，因为它是
能力验证规则和频次
目 录
一、CNAS-RL02:2010《能力验证规则》 二、CNAS-AL07:2011《能力验证领域和 频次表》
一、CNAS-RL02:2010 能力验证规则
CNAS-RL02:2010 ——(1)
1. 目的和范围
1.1 为确保中国合格评定国家认可委员会（CNAS） 认可的有效性，保证CNAS认可质量，促进合格评定 机构的能力建设，特制定本规则。 1.2 能力验证与现场评审是CNAS对合格评定机构能 力进行评价的两种主要方式。本规则阐述了 CNAS 能力验证的政策和要求，包括CNAS对能力验证的组 织、承认和结果利用的政策，以及合格评定机构参 加能力验证的要求。 1.3 适用于寻求CNAS认可或已获准CNAS认可的从 事检测、校准和检查活动的合格评定机构。
2013-6-3 3
1
CNAS-RL02:2010 ——(2)
3. 术语和定义
GB/T27000 中的定义适用于本规则，同时，本 规则还引用以下术语和定义： 3.1 实 验 室间比对 ：按照预先 规定的 条件， 由两 个 或 多个实 验 室 对 相同 或 类似 的 物品 进行测量或检测 的组织、实施和评价。(ISO/IEC17043, 3.4) 3.2 能力验证：利用实验 室间比对， 按照预先制定 的准则评价参加者的能力。（ISO/IEC17043, 3.7）
【注 1】 本定义包括医学领域常用的、符合本定义的 EQA (外部质量评价或室间质评)。 【注 2】 也称为能力验证活动，包含符合本定义的各类能 力验证计划、测量审核和比对计划
2013-6-3 4
CNAS-RL02:2010 ——(3)
3. 术语和定义(续)
3.3 能力验证计划：在检测、测量、校准或检查的 某个特定领域，设计和运作的一轮或多轮能力验 证。（ISO/IEC 17043, 3.11） 【注】 一项能力验证计划可以包含一种或多种特 定类型的检测、校准或检查。 3.4 测量审核：一个参加者对被测物品(材料或制品) 进行 实际 测 试 ， 其 测 试 结果与参 考值 进行 比较 的活 动。 【注】 测量审核是对一个参加者进行“一对一” 能力评价的能力验证计划。
2013-6-3 5
CNAS-RL02:2010 ——(4)
不满意结果
通过能力验证活动，利用统计技术或专家公议 等技术手段，判定参加者的能力为不满意的结果。
可疑结果
通过能力验证活动，利用统计技术或专家公议 等技 术 手段 ， 判 定参加 者 的能力可能 出 现 问题 的结 果。
2013-6-3
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第四章验证多路复用器版图——Verifying the Multiplexer Layout This chapter introduces you to interactive verification. You will perform two different tests in the Virtuoso? layout editor while using Diva interactive verification. One test uses the Design Rule Checker (DRC) to compare your design against the design rule, and the other test uses Layout Versus Schematic (LVS) software to check your design’s connectivity. You will be 本章向您介绍交互式验证。在使用Diva交互式验证时，您将在Virtuoso?版图编辑器中执行两个不同的测试。一个测试使用设计规则检查器（DRC）将您的设计与设计规则进行比较，另一个测试使用Layout Versus Schematic（LVS）软件来检查您的设计的连通性。你将会 Creating a Test Case for Checking Errors 创建用于检查错误的测试用例 ?Performing a Design Rule Check 执行设计规则检查 ?Extracting Connectivity from the Layout 从版图中提取连接性 ?Comparing the Layout to the Schematic 将版图与原理图进行比较 ?Analyzing LVS Errors 分析LVS错误 ?Correcting the Error 更正错误 ?Rerunning Verification on page 重新验证 When you finish this chapter, you will be able to 完成本章后，您将能够 ?Run a design rule check and view errors 运行设计规则检查并查看错误 ?View and correct DRC errors 查看并更正DRC错误 ?Run extraction on a layout 在版图上运行提取 ?View a schematic 查看原理图 ?Cross-probe between a layout and a schematic 版图和原理图间的交叉探测 ?Rerun verification after correcting an error 纠正错误后重新运行验证 找出是否可以运行交互式验证——Finding Out if You Can Run Interactive Verification You might not have a license to run the interactive verification products. 您可能没有运行交互式验证产品的许可。 ?Click the Verify menu to find out whether you can use interactive verification. ?单击“验证”菜单以确定是否可以使用交互式验证。 If the commands under Verify appear shaded, you do not have a license to run interactive verification. You can either read this chapter to get an idea about how interactive verification works, or you can go on to the next chapter. 如果“验证”下的命令显示为阴影，则表示您没有运行交互式验证的许可证。您可以阅读本章以了解交互式验证的工作原理，也可以继续阅读下一章。 如果您还没有完成以前的章节——If You Have Not Completed the Previous Chapters This chapter assumes you have followed the steps in the previous chapters. If you have, you can skip this section and go to the “Creating a Test Case for Checking Errors” on page 107. If you did not follow the steps in the previous chapters, you must copy a completed design from the master library so you can go through this chapter. The following steps show you how to copy the completed design from the master library. 本章假设您已按照前面章节中的步骤进行操作。如果有，可以跳过本节并转至第107页的“创建检查错误的测试用例”。如果未按照前面章节中的步骤进行操作，则必须从master 库中复制已完成的设计，以便可以完成这一章。以下步骤说明如何从master库复制完成的设
第三章集成电路版图设计 每一个电路都可以做的很完美,对应的版图也可以画的很艺术，需要的是耐心和细心，当然这需要知识，至少我这么认为。 3.1认识设计规则（design rule） 什么是设计规则？根据实际工艺水平(包括光刻精度、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。芯片上每个器件以及互连线都占有有限的面积。它们的几何图形形状由电路设计者来确定。（从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则） 制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。 设计规则中的主要内容：Design Rule通常包括相同层和不同层之间的下列规定： 最小线宽 Minimum Width 最小间距 Minimum Spacing 最小延伸 Minimum Extension
最小包围 Minimum Enclosure 最小覆盖 Minimum Overlay 集成电路版图设计规则通常由集成电路生产线给出，版图设计者必须严格遵守！！！ 3.2模拟集成电路版图设计中遵从的法则 3.2.1电容的匹配 对于IC layout工程师来说正确地构造电容能够达到其它任何集成元件所不能达到的匹配程度。下面是一些IC版图设计中电容匹配的重要规则。 1）遵循三个匹配原则：它们应该具有相同方向、相同的电容类型以及尽可能的靠近。这些规则能够有效的减少工艺误差以确保模拟器件的功能。 2）使用单位电容来构造需要匹配的电容，所有需要匹配的电容都应该使用这些单位电容来组成，并且这些电容应该被并联，而不是串联。3）使用正方块电容，并且四个角最好能够切成45度角。周长变化是导致不匹配的最主要的随机因素，周长和面积的比值越小，就越容
集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。
Cadence版图设计环境的建立及设计规则的验证 摘要：对版图设计需要的工艺库（technology file）文件、显示（display）文件的书写进行了详细分析，并对设计规则验证（DRC）中遇到的问题进行了解释。 关键词：工艺库；显示文件；设计规则验证；版图 Cadence提供的Virtuoso版图设计及其验证工具强大的功能是任何其他EDA工具所无法比拟的，故一直以来都受到了广大EDA工程师的青睐［1］，然而Virtuoso工具的工艺库的建立和Dracula的版图验证比较繁琐。本文将从Virtuoso的工艺库的建立及Dracula版图的设计规则验证等方面做详细介绍。 1Technology file与Display Resource File的建立 版图设计是集成电路设计中重要的环节，是把每个元件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成集合连线图形［2］。与电路设计不同的是版图设计必须考虑具体的工艺实现，因此，存放版图的库必须是工艺库或附在别的工艺库上的库。否则，用隐含的库将没有版层，即LSW窗口是空框，无法画图。因此，在设计版图前必须先建立工艺库，且要有显示文件（display resource file）displaydrf。 technology file中应包含以下几部分［3］：层定义（Layer definitions）、器件定义（Device definitions）、层物理电学规则（Layer, physical and electrical ru les）、布线规则（Place and route rules）和特殊规则（Rules specific to individual Cadence applications）。 层定义中主要包括： (1)该层的用途设定，用来做边界线的或者是引脚标识的等，有cadence系统保留的，也有用户设定的。 (2)工艺层，即在LSW中显示的层。 (3)层的优先权，名字相同用途不同的层按照用途的优先权的排序。 (4)层的显示。 (5)层的属性。 器件模块中可以定义一些增强型器件、耗尽型器件、柱塞器件、引脚器件等，这些器件定义好之后，在作版图时可以直接调用该器件，从而减轻重复的工作量。 层、物理、电学规则的模块包括层与层间的规则，物理规则和电学规则。层规则中定义了通道层与柱塞层。物理规则中主要定义了层与层间的最小间距，层包含层的最小余量等。电学规则中规定了各种层的方块电阻、面电容、边电容等电学性质。 布线规则主要为自动布局布线书写的，在启动自动布局布线时，将照该模块中定义的线宽和线间距进行［4］。 书写工艺规则文件时主要应包括以下几项：
集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图 绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。
6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。 二(电源线和地线的布局问题
CNAS-RL02 能力验证规则 Rules for Proficiency Testing 中国合格评定国家认可委员会
能力验证规则 1 目的和范围 1.1 为了确保中国合格评定国家认可委员会（CNAS）认可的有效性，保证CNAS认可质量，促进合格评定机构的能力建设，特制定本规则。 1.2 能力验证与现场评审是CNAS对合格评定机构能力进行评价的两种主要方式。本规则阐述了CNAS能力验证的政策和要求，包括CNAS对能力验证的组织、承认和结果利用的政策，以及合格评定机构参加能力验证的要求。 1.3 本规则适用于寻求CNAS认可或已获准CNAS认可的从事检测、校准和检查活动的合格评定机构。 2 引用文件 本文件引用了下列文件中的全部或部分条款。所引用的文件不注明其发布日期，请各相关方注意使用这些文件的有效版本（包括其修订案）。 2.1 CNAS-R01《认可标识和认可状态声明管理规则》 2.2 CNAS-CL01《检测和校准实验室能力认可准则》 2.3 CNAS-CL02《医学实验室质量和能力认可准则》 2.4 CNAS-CI01《检查机构能力认可准则》 2.5 GB/T27011《合格评定认可机构通用要求》(ISO/IEC17011，IDT) 2.6 GB/T27000《合格评定词汇和通用原则》(ISO/IEC17000，IDT) 2.7 APLAC MR001《建立和保持认可机构间APLAC互认协议的程序》 2.8 ILAC-P9《ILAC对参加能力验证活动的政策》 2.9 ISO/IEC 17043《合格评定能力验证通用要求》 3 术语和定义 GB/T27000中的定义适用于本规则，同时，本规则还引用以下术语和定义：3.1 实验室间比对：按照预先规定的条件，由两个或多个实验室对相同或类似的物品进行测量或检测的组织、实施和评价。(ISO/IEC17043, 3.4) 3.2 能力验证：利用实验室间比对，按照预先制定的准则评价参加者的能力。（ISO/IEC17043, 3.7） 注1：本定义包括医学领域常用的、符合本定义的EQA（外部质量评价或室间质评）。
附件：能力验证常见问题及解答 一、 CNAS-RL02《能力验证规则》中基本要求的相关问题 1.申请认可时，是否必须参加能力验证？参加能力验证的最低要求 是什么？ CNAS-RL02《能力验证规则》4.2.3款规定“只要存在可获得的能力验证，合格评定机构初次申请认可的每个子领域应至少参加过1次能力验证且获得满意结果（申请认可之日前3年内参加的能力验证有效）。”扩大认可范围申请视同初次申请，故此要求适用于初次申请认可和扩大认可范围申请认可。 本条款中的子领域和频次要求见CNAS-AL07《CNAS 能力验证领域和频次表》。CNAS-AL07中所规定的子领域中都有可获得的CNAS 承认的能力验证活动。 2.合格评定机构涉及到多场所，如何参加能力验证？ 对于多场所合格评定机构，每个场所视同单独的合格评定机构，应分别满足CNAS-RL02《能力验证规则》4.2.6款的要求。 3.申请认可的项目，参加能力验证的有效期限如何计算？ 申请认可之日前3年内参加的能力验证有效。（以结果报告时间为准）
4.申请认可的项目不在CNAS-AL07规定的能力验证子领域范围内， 怎么办？ 初次/扩项申请认可的项目不在CNAS-AL07规定的子领域范围内，可不提交参加能力验证的材料。 5.获准认可的合格评定机构怎样满足能力验证的领域频次要求？ 获准认可的合格评定机构必须根据CNAS-AL07中领域频次的要求参加能力验证（频次的计算参见问题“15. 参加能力验证计划频次如何计算？”），同时，参加能力验证要取得满意结果，若结果不满意，应按照CNAS-RL02《能力验证规则》4.2.7款和4.2.8款规定，采取相关措施并验证措施为有效。 获准认可的合格评定机构还应参加CNAS指定的能力验证计划，如CNAS组织的专项计划。 6.合格评定机构刚参加完测量审核，是否有必要参加同项目的能力 验证计划？ 合格评定机构在满足领域频次要求的前提下自行决定，但获准认可的合格评定机构必须参加CNAS指定的能力验证计划。 7.获准认可的机构在CNAS-AL07规定的子领域之外的认可项目，是 否要满足CNAS能力验证规则要求？ 根据CNAS-RL02《能力验证规则》4.2.4款规定：在CNAS-AL07