首先,先把网上找到的三个相关的页面贴上来.
第一个,也是最重要最省事儿的一个.只有几行字
”只需要建立
ncroutebits.txt文件(放在brd同文件夹下)
内容如下:
0.01T01”
然后NC route.注意,NC parametor要和NC drill一致.就我自己而言,我的设置是这样的,
这一页要特别的注意.对16.5以
前的版本的庆,在OffsetX里要写上MANUFACTURING->PHOTOPLOT_OUTLINE框的左下标的反相值.但是16.5里修正了这一点.所以16.5里不用填.
还有一点.打开*.rou文件,把里边的以”;”(分号)开头的那几行注释删除掉.不然在导入CAM 的时候会报错.
另16.5生成的artwork导入CAM时可能TOP.BOTTOM会变成多层的.这时要设置一下CAM350,方法如下:
File->Setup->Photoplotter, RS274X 点击setup option, convert composite to single layer打钩
第二个(此页不知为何无图.)
Allegro椭圆孔攻略
以下内容多是网上各位大侠的总结，再加自己的些许实践，如有不当之处还望指出。candence版本16.3，据说candence在15.2已经支持椭圆孔和方形孔。
在candence的pad designer工具中，可以自动生成椭圆孔和方形孔。很多大侠都是先做热风焊盘再做孔。由于本人用的机械孔省去此步。
过程如下
1. 制作椭圆孔
< xmlnamespace prefix ="v" ns ="urn:schemas-microsoft-com:vml" />
2. Allegro中导出椭圆孔
1> 首先，要在板子上画一个route path的边框(台湾映阳公司的allegro资料中没有此步操作，本人做了简单测试，其效果图如下)。边框画在board geometry的ncroute_path层上，如果没有，则在allgero的命令窗口输入：define subclass找到board geometry，然后输入ncroute_path，回车就好。否则会出现警告：WARNING: No route path data was found for processing.
图中的框框就是再route patch层画的线，而未划线的焊盘如下
从表现效果来看，应该不需要画线，不过这条还得经过制版商验证。
2> 还有要加上起始点和方向，具体做法是在ncroute_path层靠近电路板边框起始处(如左侧board outline)写一个数字1，然后在下一个方向上(如右侧board outline)写一个数字2。否则在生成nc route时会提示：WARNING: No start point indicators found on board!
Start and end points for route paths will be selected at random.
3> 其次，创建一个ncroutebits.txt文件(注意，必须是这个名字)，里面记录铣刀的大小，每一行一个铣刀，格式如下：
0.032 T01
0.060 T02
0.120 T03
常用铣刀最小直径0.8mm(32mil)，最大 3.175mm（125mil）。（常用钻头最小直径0.25mm(10mil)。没有这个会提示：W ARNING: Can't find NC Route bit file (ncroutebits.txt)!
4> 生成NC Route。打开manufacture/nc/nc route,弹出如下窗口，设定Route feedrate为1；
点击NC parameters,打开如下窗口，选中enhanced excellon format,这样在生成.rou文件时会自动添加钻头信息。
注意，需要把生成的.rou文件中的注释（；开头）删掉，否则在cam350导入时会出错
3. Cam350(v9.1)中加载gerber文件
生成.rou文件后不能采用自动导入方式导入gerber文件，否则会提示如下错误。
1> 手工加载gerber文件，选择Import/Gerber Data/,在弹出的窗口中选择需要的文件；
2> 选择Import/Drill data,弹出如下窗口，添加钻空文件和.rou文件。注意单位和精度一定要与gerber文件一致。
3>钻孔文件与.rou文件叠加后显示效果如下，
第三个网页(只是做为错误参考)
allgro光绘文件输出没有异型通孔
2010-03-16 16:44 235人阅读评论(0) 收藏举报
在allgrok 光绘钻孔输出时一般的圆形焊盘用NC DRILL可输出，但异型孔则还需NC ROUTE
这个文件输出。在用NC ROUTE时会提示：
Processing route path data ...
WARNING: Can't find NC Route bit file (ncroutebits.txt)!
Using T01 to route ALL route cuts.
W ARNING: No toolcode of size 0.5 found in ncroutebits.txt!
Defaulting to T01 as toolname.
ncroutebits.txt文件是自己手动创建的，放在和brd同一个目录就OK。
ncroutebits.txt文件的内容：
0.032 T01
0.060 T02
0.120 T03
ncroutebits.txt文件是铣刀的直径文件，需要什么刀具，就写上刀具的直径。国内一般铣刀的直径是0.8mm-3.175mm。没有这个文件，就会有告警，在cam350中导入route文件的时候，软件会自动分配一个铣刀直径。而NC_ROUTE path是指你在板子上画的一条铣刀路径，比如板卡外框就是铣刀铣出来的。或者说板卡中间有挖空，需要自己画一条NC_ROUTE path。画在board geometry的ncroute_path层上。如果没有ncroute_path的sub class话，在allgero 的命令窗口输入：define subclass找到board geometry，然后输入ncroute_path，回车就好。
注意：ncroutebits.txt 文件中的0.05 T01 这个不对应跟设置的精确度和尺寸对应
比如精确度为3 所以应为0.500 T01。
否则为出现：
ERROR: Bad hole size: ... line ignored!
NCRoute terminating due to an error.
一、cadence多通道布局布线（使用模块复用的方式实现） 步骤与关键点： 1、模块生成 module生成 1、在orcad中画好模块的原理图，设定好封装，做好drc，做好元件编号。 2、检查元件属性是否设为current properties,其它设定可能出错。 2、在annotate-->allegro reuse中，选中generate reuse module,renumber design for using modules,选中unconditional,其它不选。 3、生成netlist. 4、将netlist导入到allegro，布线，布局，若无rename等需要与orcad交互的动作，选tools-->creat modules生成mdd文件.mdd文件的文件名一定要定义为：DSN NAME_ROOT SCHEMATIC NAME.mdd。DSN NAME为你定义的orcad中的dsn文件名，ROOT SCHEMATIC NAME是这个文件中的页名字。这里若定义不对，在reuse时找不到mdd文件。之后跳到第6步。 5、在allegro中export logic，然后在orcad中back annotate，并再次drc。这一步很关键。？？（实际操作时该步骤未使用） 6、模块制作完成。 使用生成的模块 1、在新的orcad设计中，选place-->herarhical block,reference中填入BLK?(注意，这里使用BLK是为了与原理图中的U？R？C？区别，保证BLK这个名字专用于moduel，不然在做完allegro后，rename 时，导回到orcad中出问题。) 在implementation type中选schematic view，在implementtation name中填入先前模块的页名称，在path and file name中选择相应的dsn文件，之后在你的原理图中出现一个block.（实质就是层次原理图的放置方法，只不过需要在原理图中新增层模块框，以免PCB中放入新的模块时无电路与之对应，则线条line会报错） 2、继续其它设计，之后在annotate-->packageing中，选中reset part name to "?",同时选中update occurrences,执行一下，将所有的元件（包括module的name改为?）,在annotate-->allegro reuse中,选中renumber design for using modules,选中incremental,选中do not change the page number,选中select modules to mark for框里的内容。其它不选。 3、drc后，出netlist. 4、导入到allegro后，palce-->manually place,选mudule,instances,将module放入。注意一下mdd文件路径的设定，不正确会找不到mdd 文件的。 5、在allegro中布好线后，可以rename到arcad中，与正常设计无区别。 6、over. 做reuse时的几个注意事项：
OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2，设置标题栏..................................... 3，创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2，修改元件库位置，新建原理图封库................. 3，原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库，放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................
一、用Design Entry CIS（Capture）设计原理图 1、创建工程：file-->new-->project ；输入工程名称，指定工程放置路径； 2、设置操作环境Options-->Preferencses: 颜色：colors/Print 格子：Grid Display 杂项：Miscellaneous .........常取默认值 3、配置设计图纸： 设定模板：Options-->Design Template:（应用于新图） 设定当前图纸Options-->Schematic Page Properities
4、创建元件及元件库 File-->New Library -->选择要添加到的工程 Design -->New Part.(或者在Library处右击选择New Part) （1）Homogeneous:复合封装元件中（多个元件图组成时）每个元件图都一样（default适用于标准逻辑） （2）Heterogeneous:复合封装元件（多个元件图组成时）中使用不一样的元件图(较适用于大元件) 一个封装下多个元件图，以View ext part(previous part)切换视图 元器件封装： （1）place -->line 画线，用来画封装外形； （2）place-->pin 放置管脚；放单个或多个；
不同类型的管脚选择的type不同； 5、绘制原理图 （1）放置电器 Place-->part ；可以从设计缓存中，活着元件库，软件自带元件库，中选择；选择Add Library 增加元件库； 电源和地（power gnd)从右边工具栏中选择； （2）连接线路 wire bus：与wire之间必须以支线连接，并以网标(net alias)对应（wire:D0，D1....D7;bus:D[0..7]）数据总线和数据总线的引出线必须定义net alias （3）Schematic new page (可以多张图： 单层次电路图间，以相同名称的“电路端口连接器”off-page connector连接 多层次式电路图：以方块图（层次块Hierarchical Block...）来代替实际电路的电路图，以相同名称Port的配对内层电路，内层电路之间可以多张，同单层连接 （4）PCB层预处理
PCB零件封装的创建 孙海峰零件封装是安装半导体集成电路芯片的外壳，主要起到安装、固定、密封、保护芯片和增强电热性能的作用，它是芯片内部电路与外部电路的桥梁。随着电子技术飞速发展，集成电路封装技术也越来越先进，使得芯片内部电路越来越复杂的情况下，芯片性能不但没受影响，反而越来越强。 在Cadence软件中，设计者要将绘制好的原理图正确完整的导入PCB Editor 中，并对电路板进行布局布线，就必须首先确定原理图中每个元件符号都有相应的零件封装（PCB Footprint）。虽然软件自带强大的元件及封装库，但对于设计者而言，往往都需要设计自己的元件库和对应的零件封装库。在Cadence中主要使用Allegro Package封装编辑器来创建和编辑新的零件封装。 一、进入封装编辑器 要创建和编辑零件封装，先要进入Allegro Package封装编辑器界面，步骤如下： 1、执行“开始/Cadence/Release 16.3/PCB Editor”命令，弹出产品选择对话框，如下图， 点击Allegro PCB Design GXL即可进入PCB设计。 2、在PCB设计系统中，执行File/New将弹出New Drawing对话框如下图， 该对话框中，在Drawing Name中填入新建设计名称，并可点击后面Browse 改变设计存储路径；在Template栏中可选择所需设计模板；在Drawing Type 栏中，选择设计的类型。这里可以用以设计电路板（Board）、创建模型（Module），还可以用以创建以下各类封装： （1）封装符号（Package Symbol） 一般元件的封装符号, 后缀名为*.psm。PCB 中所有元件像电阻、电容、电感、IC 等的封装类型都是Package Symbol； （2）机械符号（Mechanical Symbol） 由板外框及螺丝孔所组成的机构符号, 后缀名为*.bsm。有时设计PCB 的外框及螺丝孔位置都是一样的, 比如显卡, 电脑主板, 每次设计PCB时要画一次板外框及确定螺丝孔位置, 显得较麻烦。这时我们可以将PCB的外框及螺丝孔建
第一章设计流程 传统的硬件系统设计流程如图1－1所示，由于系统速率较低，整个系统基本工作在集中参数模型下，因此各个设计阶段之间的影响很小。设计人员只需要了解本阶段的基本知识及设计方法即可。但是随着工艺水平的不断提高，系统速率快速的提升，系统的实际行为和理想模型之间的差距越来越大，各设计阶段之间的影响也越来越显著。为了保证设计的正确性，设计流程也因此有所变动，如图1－2所示，主要体现在增加了系统的前仿真和后仿真。通过两次仿真的结果来预测系统在分布参数的情况下是否能够工作正常，减少失败的可能性。 细化并调整以上原理图设计阶段的流 程，并结合我们的实际情况，原理图设计 阶段应该包括如下几个过程： 1、 阅读相关资料和器件手册 在这个阶段应该阅读的资料包括，系统的详细设计、数据流分析、各器件手册、器件成本等。 2、 选择器件并开始建库 在这个阶段应该基本完成从主器件到各种辅助器件的选择工作，并根据选择结果申请建库。 3、 确认器件资料并完成详细设计框图 为保证器件的选择符合系统的要求，在这一阶段需要完成各部分电路具体连接方式的设计框图，同时再次确认器件的相关参数符合系统的要求，并能够和其他器件正确配合。 4、 编写相关文档 这些文档可以包括：器件选择原因、可替换器件列表、器件间的连接框图、相关设计的来源（参考设计、曾验证过的设计等），参数选择说明，高速连接线及其它信息说明。 5、 完成EPLD 内部逻辑设计，并充分考虑可扩展性。
在编写相关文档的的同时需要完成EPLD内部逻辑的设计，确定器件容量及连接方式可行。 6、使用Concept-HDL绘制原理图 7、检查原理图及相关文档确保其一致性。 以上流程中并未包括前仿真的相关内容，在设计中可以根据实际情况，有选择的对部分重要连线作相关仿真，也可以根据I/O的阻抗，上升下降沿变化规律等信息简单分析判断。此流程中的各部分具体要求、注意事项、相关经验和技巧有待进一步完善。
原理图：i放大o缩小 ctrl+mouse 放大缩小 ctrl+pageup ctrl+pagedown 左右移动 ctrl+n 下一PART ctrl+b 上一PART view->package 查看全部Part view->part 查看某一PART edit->browse 查看part、nets等 alt断开连接移动 R旋转，V垂直，H水平 原理图R 旋转shift 任意角度走线alt拖动元件时切断连接 全局修改器件属性：edit->browse->parts->shift全选所有器件->edit->properties->browse spreadsheet修改即可。 原理图库：D:\Cadence\SPB_16.3\tools\capture\library\Discrete.olb (散件) 建立原理图库：new->library Cadence olb ：ctrl+N 切换到下一PART ctrl+B 切换到前一PART 栅格的控制都在options->preferences->Grid Display Schemtic page grid控制原理图栅格 Part and symbol grid控制元器件库栅格 ******************************************************************************* ******************************* PCB例程：D:\Cadence\SPB_16.3\share\pcb\examples\board_design 测量距离：display->measure / Find->pins PCB Editor：右键->cancel 取消 类、子类color visible PCB提供两种模式，布局布线，封装库（package symbol） PCB 封转库中，怎样设置图纸大小？ 显示栅格大小？ 焊盘—>元件封装 layout->pins:x0 0 ->右键done dra place_bound_top(矩形) silkscreen_top == assemble_top assemble_top:x0 0.75 ix 1.8 iy -1.5 ix -1.8 iy 1.5 (add line) silkscreen_top: x0.6 0.94 ix -1.38 iy -1.88 ix 1.38 (add line) x1.2 0.94 ix 1.38 iy -1.88 ix -1.38 place_bound_top:add rectangle x-0.85 1 x2.65 -1 参考标号：layout->label->refdes Assembly_top 内部 Silkscreen_top 左上角 file->new->package symbol 必须有：1引脚2零件外形，轮廓线3参考编号4place_bound放置安装区 psm元件封装数据文件，dra元件封装绘图文件
Allegro元件封装(焊盘)制作方法总结 ARM+Linux底层驱动 2009-02-27 21:00 阅读77 评论0 字号：大中小 https://www.doczj.com/doc/35467168.html,/html/PCBjishu/2008/0805/3289.html 在Allegro系统中，建立一个零件（Symbol）之前，必须先建立零件的管脚（Pin）。元件封装大体上分两种，表贴和直插。针对不同的封装，需要制 作不同的Padstack。 Allegro中Padstack主要包括以下部分。 1、PAD即元件的物理焊盘 pad有三种： 1. Regular Pad，规则焊盘（正片中）。可以是：Circle 圆型、S quare 方型、Oblong 拉长圆型、Rectangle 矩型、Octagon 八 边型、Shape形状（可以是任意形状）。 2. Thermal relief 热风焊盘（正负片中都可能存在）。可以是： Null（没有）、Circle 圆型、Square 方型、Oblong 拉长圆型、 Rectangle 矩型、Octagon 八边型、flash形状（可以是任意形 状）。 3. Anti pad 抗电边距（负片中使用），用于防止管脚与其他的网 络相连。可以是：Null（没有）、Circle 圆型、Square 方型、 Oblong 拉长圆型、Rectangle 矩型、Octagon 八边型、Shape形 状（可以是任意形状）。 2、SOLDERMASK：阻焊层，使铜箔裸露而可以镀涂。 3、PASTEMASK：胶贴或钢网。 4、FILMMASK：预留层，用于添加用户需要添加的相应信息，根据需要使用。 表贴元件的封装焊盘，需要设置的层面及尺寸： Regular Pad： 具体尺寸根据实际封装的大小进行相应调整后得到。推荐使用《IPC-SM-78 2A Surface Mount Design and Land Pattern Standard》中推荐的尺寸进行尺寸设计。同时推荐使用IPC-7351A LP Viewer。该软件包括目前常用的大多数S
Cadence 封装尺寸总结 1、 表贴IC a ）焊盘 表贴IC 的焊盘取决于四个参数：脚趾长度W ，脚趾宽度Z ，脚趾指尖与芯片中心的距离D ，引脚间距P ，如下图： 焊盘尺寸及位置计算：X=W+48 S=D+24 Y=P/2+1，当P<=26mil 时 Y=Z+8，当P>26mil 时 b ）silkscreen 丝印框与引脚内边间距>=10mil ，线宽6mil ，矩形即可。对于sop 等两侧引脚的封装，长度边界取IC 的非引脚边界即可。丝印框内靠近第一脚打点标记，丝印框外，第一脚附近打点标记，打点线宽视元件大小而定，合适即可。对于QFP 和BGA 封装（引脚在芯片底部的封装），一般在丝印框上切角表示第一脚的位置。 c ）place bound 该区域是为防止元件重叠而设置的，大小可取元件焊盘外边缘以及元件体外侧+20mil 即可，线宽不用设置，矩形即可。即，沿元件体以及元件焊盘的外侧画一矩形，然后将矩形的长宽分别+20mil 。 d ）assembly 该区域可比silkscreen 小10mil ，线宽不用设置，矩形即可。对于外形不规则的器件，assembly 指的是器件体的区域（一般也是矩形），切不可粗略的以一个几乎覆盖整个封装区域的矩形代替。 PS ：对于比较确定的封装类型，可应用LP Wizard 来计算详细的焊盘尺寸和位置，再得到焊盘尺寸和位置的同时还会得到silkscreen 和place bound 的相关数据，对于后两个数据，可以采纳，也可以不采纳。
2、通孔IC a）焊盘 对于通孔元件，需要设置常规焊盘，热焊盘，阻焊盘，最好把begin层，internal层，bottom 层都设置好上述三种焊盘。因为顶层和底层也可能是阴片，也可能被作为内层使用。 通孔直径：比针脚直径大8-20mil，通常可取10mil。 常规焊盘直径：一般要求常规焊盘宽度不得小于10mil，通常可取比通孔直径大20mil （此时常规焊盘的大小正好和花焊盘的内径相同）。这个数值可变，通孔大则大些，比如+20mil，通孔小则小些，比如+12mil。 花焊盘直径：花焊盘内径一般比通孔直径大20mil。花焊盘外径一般比常规焊盘大20mil （如果常规焊盘取比通孔大20mil，则花焊盘外径比花焊盘内径大20mil）。这两个数值也是可以变化的，依据通孔大小灵活选择，通孔小时可取+10-12mil。 阻焊盘直径：一般比常规焊盘大20mil，即应该与花焊盘外径一致。这个数值也可以根据通孔大小调整为+10-12mil。注意需要与花盘外径一致。 对于插件IC，第一引脚的TOP（begin）焊盘需要设置成方形。 b) Silkscreen 与表贴IC的画法相同。 c) Place bound 与表贴IC的画法相同。 d) Assembly 与表贴IC的画法相同。 3、表贴分立元件 分立元件一般包括电阻、电容、电感、二极管、三极管等。 对于贴片分立元件，封装规则如下： a）焊盘 表贴分立元件，主要对于电阻电容，焊盘尺寸计算如下：
Cadence原理图库设计 一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为： Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性，用于构造企业特定部件 我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。 二.定义逻辑管脚 在打开或新建的Project Manager中，如图示，打开Part Developer。 然后出现如下画面， 点击Create New,下图新菜单中提示大家选择库路径，新建库元件名称及器件类型。
点击ok后，Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。 标量管脚在符号中有确定位置，便于检查信号与管脚的对应，但矢量管脚却可使原理图更简洁，适用于多位 总线管脚。 点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式（A1; 1A; 1A1）进行选择,一但选定，编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。 管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。 按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效，点击ADD即可加入新的管脚。 (注：不论是标量或矢量管脚，均可采用集体输入，如在Pin Names栏可输入A1-A8, 1C-16C)
1. 有些特殊的焊盘上要打很多孔，需要在Multiple Drill里设置。 2. .psm是元件封装的数据文件，不能直接编辑，.dra是绘图文件，我们可以用软件打开它对封装进行编辑。 3. 按room摆放： 使用PCB Editor， 1）在PCB Editor里设置room属性，导入网表后,Edit - Properties,在Find by name中选择Comp (or Pin)，点击More，选择需要赋予room属性的元件，弹出Edit Property对话框 ，在左边的Available Properties中选择Room，value=power3v3，然后点击Apply，在Show Properties 窗口可以看到所选的元件都有ROOM=power3v3，这样元件有了room属性； 2）接下来在PCB Editor里添加room区域，Setup - Outlines - Room Outline，在Create/Edit Option 选择Draw Rectangle，在板框内部拉出一个矩形框； 3）按照room属性来摆放，Place - Quick Place，在Placement Filter里选择Place by room，在下拉列表中选择power3v3，点击Place。 使用Capture CIS， 1）选中元件，右键Edit Properties，Filter by选择Cadence-Allegro，找到ROOM编辑，填写power1v6，再切换到
1. Allegro 零件库封装制作的流程步骤。 2. 规则形状的smd 焊盘制作方法。 3. 表贴元件封装制作方法。 4. 0805贴片电容的封装制作实例。 先创建焊盘，再创建封装 一、先制作焊盘 制作焊盘软件路径：candence\Release 16.6\PCB Editor Utilities\Pad Designer Pad Designer 界面 solderMask_top 比其它层大0.1mm,焊盘数据可以用复制、粘贴来完成。 当前层
Null:空； Circle:圆形； Square: 正方形； Oblong:椭圆形； Rectangle:长方形； Octagon: 八边形； Shape:形状； 封装制作完成后，选择路径，命名后进行保存Rect_x1_15y1_45 二、制作封装 操作步骤：打开Allegro 软件（allegro PCB design GXL ） file(new) OK 进入零件封装编辑界面。 设置图纸的尺寸（元件尺寸太小，所以图纸的尺寸也要设置小） 单位：毫米 X \Y:坐标原点绝对坐标设置 精度： 4 封装类型 线（机械）设置 栅格点设置，setup--Grid
第20讲 一、正式绘制元件封装 操作步骤： layout Pins 如果要把焊盘放在原点（0，0），选择好焊盘后，在命令（command ）行输入x 0 0 ,然后回车，这样焊盘就自动跳到坐标原点（0,0）上啦。 二、盘放置好后，绘制零件的框。步骤如下： Add Line 输入坐标的方式输入，用命令（command ）输入 如下图 表示具有电气连接的焊盘 表示没有电气连接的焊盘或引脚 选择路径，找到需要的焊盘 Rectangular:焊盘直线排列 Polar:焊盘弧形排列 Qty:表示直线排列数量； Spacing:两个焊盘中心 点之间的距离； Order:排列方向 旋转角度 Pin#:焊盘编号1 Inc:表示增量为1 Text block:表示字符的大小 OffsetX:表示字符放在焊盘中心 Class 与subclass 要选好 单独显示这一层的效果
Cadence SPB 15.7 快速入门视频教程 的SPB 16.2版本 第01讲 - 第15讲：OrCAD Capture CIS原理图创建 第16讲 - 第26讲：Cadence Allegro PCB创建封装 第27讲 - 第36讲：Cadence Allegro PCB创建电路板和元器件布局 第37讲 - 第46讲：Cadence Allegro PCB设置布线规则 第47讲 - 第56讲：Cadence Allegro PCB布线 第57讲 - 第60讲：Cadence Allegro PCB后处理、制作光绘文件 第1讲 课程介绍，学习方法，了解CADENCE软件 1．要开发的工程 本教程以下面的例子来开始原理图设计和PCB布线 2．教程内容
3．软件介绍 Design Entry CIS：板级原理图工具 Design Entry HDL：设计芯片的原理图工具，板级设计不用 Layout Plus：OrCAD自带的PCB布线工具，功能不如PCB Editor强大 Layout Plus SmartRoute Calibrate：OrCAD自带的PCB布线工具，功能不如PCB Editor强大PCB Editor：Cadence 的PCB布线工具 PCB Librarian：Cadence 的PCB封装制作工具 PCB Router：Cadence 的自动布线器 PCB SI：Cadence 的PCB信号完整性信号仿真的工具 SigXplorer：Cadence 的PCB信号完整性信号仿真的工具 4．软件列表
5．开始学习Design Entry CIS 启动：Start/Cadence SPB 16.2/Design Entry CIS 启动后，显示下图： 里面有很多选项，应该是对应不同的License 本教程使用：OrCAD Capture CIS 我个人认为：Allegro PCB Design CIS XL是所有可选程序中，功能最强大的，但不知道，强在哪里；而且本教程的原理图文件可以使用上表中不同的程序打开 6．选择OrCAD Capture CIS，启动后显示下图
关于allegro模块复用问题 孙海峰在使用Allegro PCB进行复杂电路设计时候，往往会遇到一部分电路被反复使用的情况，设计者可以按照之前的经验很快的做出相同的设计，但是这无疑浪费了不少时间。尤其对于大规模复杂设计，如果设计者浪费时间在反复的工作上，这是严重的损失。Allegro PCB允许设计者一开始就将复用模块设计好，以后只要直接调用复用模块就可以直接用以设计更复杂的电路板了。 这对于大规模集成设计无疑是非常好的选择，它不仅让设计者不必花费时间在相同模块反复设计上，更有利于电路的模块化设计和团队合作设计。 接下来我从Allegro PCB出发，详细阐述模块复用设计的具体步骤。 一、设计复用模块 首先在复杂设计之初，确定复用模块，然后对它进行设计。复用模块的设计与普通PCB设计流程相似，包括原理图设计，DRC检查，导出网表，PCB设计和原理图反标的整个流程。 1、在Capture页面中画好复用模块的原理图，设定好元件封装，完成DRC 检查，做好元件编号等原理图设计如下图； 注意：检查元件属性是否设为current properties，其它设定可能出错。 2、对设计执行Tools/Annotate进行原理图标注，在PCB Editor Reuse选项卡中勾选Generate reuse module，Renumber design for using modules，选中Unconditional如下图。
3、执行Tools/Design Rules Check进行电路DRC检查，正确无误后执行 Tools/Create Netlist命令生成网表，并导入PCB设计中。 4、复用模块的PCB设计 在Allegro PCB Editor中对该复用模块进行设计，完成设计后执行 Tools/Create Module命令，并框选复用模块所有元件、网络、连线等信息。
Cadence封装制作实例 这是因为本人现在在学习PCB layout，而网上没有很多的实例来讲解，如果有大师愿意教我那有多好啊，嘿嘿！这里本人把学习cadence封装后的方法通过实例给其他的初学者更好的理解，因为本人也是初学者，不足或错误的地方请包涵，谢谢！ 一. M12_8芯航空插座封装制作 1.阅读M12_8芯航空插座的Datasheet了解相关参数； 根据Datasheet可知： a.航空插座的通孔焊盘Drill尺寸为 1.2mm≈50mil，我们可以设计其焊盘为 P65C50（焊盘设计会涉及到）； b.航空插座的直径为 5.5mm=21 6.53mil，以5.5/2mm为半径； 2.根据参数设计该航空插座的焊盘； a.已知钻孔直径Drill_size≈50mil可知：Regular Pad=Drill_size+16mil 通孔焊盘尺寸计算规则： 设元器件直插引脚直径为M，则 1)钻孔直径Drill_size=M+12mil，M≤40
=M+16mil，40＜M≤80 =M+20mil，M＞80 2)规则焊盘Regular Pad=Drill_size+16mil，Drill_size＜50mil =Drill_size+30mil，Drill_size≥50mil =Drill_size+40mil，Drill_size为矩形或椭圆形 3)阻焊盘Anti-Pad=Regular Pad+20mil 4)热风焊盘Drill_size＜10mil，内径ID=Drill_size+10mil，外径 OD=Drill_size+20mil； Drill_size＞10mil，内径ID= Drill_size+20mil 外径OD= Regular Pad+20mil = Drill_size+36mil，Drill_size＜50mil = Drill_size+50mil，Drill_size≥50mil = Drill_size+60mil，Drill_size为矩形或椭圆b.按照通孔焊盘计算方式我们命名为P65C50，打开Pad_Designer； File\NEW,点击Browse，选择文件所放路径，新建P65C50.pad文件 新建好文件后，设置相关参数：
cadence笔记 焊盘设计： 1 drill/slot symbol-----设置在钻孔的可视符号，在NC legend-1-4层中显示的钻孔的表示符号，取决与这里的设置。 2 drill/slot hole中plating的设置要注意。 3 allow suppression of unconnected internal pads? 4 regular pad-->当焊盘用走线连接时所使用的焊盘图形；Thermal relief-->当焊盘用dynamic shape连接时所使用的焊盘挖空图形（当该层不定义时，则不挖空，可从下拉列表中选择图形形状和大小，也可使用flash）；当焊盘不连接时内电层的镂空图形。 5 如果是用于在不同的层之间电气连接的过孔，则thermal relief可以不设置（即为null），若是通孔焊盘，则需要做Flash焊盘，以增加热阻,利于焊接 6 如果是用于BGA的过孔，则solder和paste层可设置为null 7 按照IPC标准，soldermask比正常焊盘大0.1mm（直径还是半径？）即4mil,pastmask 和焊盘一样大 8 焊盘的命名，表明焊盘的形状，尺寸。 antipad-->用于经过plane层（即负片）的过孔与非相同网络的dynamic shape的隔离，在布线层（即正片）中不起作用，布线层（即正片）中其功能由rule代替，设计时以钻孔大小为参考标准而非FLASH termal relief->用于经过plane层（即负片）的过孔与相同网络的dynamic shape的连接（有图形的地方被挖空），在布线层（即正片）中不起作用，布线层中其功能由rule代替 regular pad-->过孔在走线层中的焊盘形状
3、Allegro的属性设定 Allegro界面介绍： Option(选项)：显示正在使用的命令。 Find（选取） Design Object Find Filter选项： Groups(将1个或多个元件设定为同一组群) Comps（带有元件序号的Allegro元件） Symbols（所有电路板中的Allegro元件） Functions（一组元件中的一个元件） Nets（一条导线） Pins(元件的管脚) Vias（过孔或贯穿孔） Clines（具有电气特性的线段：导线到导线；导线到过孔；过孔到过孔） Lines（具有电气特性的线段：如元件外框） Shapes（任意多边形） Voids（任意多边形的挖空部分） Cline Segs(在clines中一条没有拐弯的导线) Other Segs(在line中一条没有拐弯的导线) Figures（图形符号） DRC errors（违反设计规则的位置及相关信息） Text（文字） Ratsnets（飞线） Rat Ts（T型飞线） Find By Name选项 类型选择：Net网络；Symbol符号；Devtype设备类型；Property属性；Group分组类别选择:Name（在左下角填入）元件名称；List列表；Objecttype Visiblity(层面显示) View栏 Conductors栏：针对所有走线层做开和关 Planes栏：针对所有电源/地层做开和关 Etch栏：走线 Pin栏：元件管脚 Via栏：过孔 Drc栏：错误标示 All栏：所有层面和标示 定制Allegro环境 文件类型： .brd(普通的电路板文件) .dra(Symbols或Pad的可编辑保存文件) .pad（Padstack文件，在做symbol时可以直接调用） .psm（Library文件，保存一般元件） .osm(Library文件，保存由图框及图文件说明组成的元件) .bsm(Library文件，保存由板外框及螺丝孔组成的元件)
Cadence Allegro元件封装制作流程 1.引言 一个元件封装的制作过程如下图所示。简单来说，首先用户需要制作自己的焊盘库Pads，包括普通焊盘形状Shape Symbol和花焊盘形状Flash Symbol；然后根据元件的引脚Pins选择合适的焊盘；接着选择合适的位置放置焊盘，再放置封装各层的外形（如Assembly_Top、Silkscreen_Top、Place_Bound_Top等），添加各层的标示符Labels，还可以设定元件的高度Height，从而最终完成一个元件封装的制作。 下面将分表贴分立元件，通孔分立元件，表贴IC及通孔IC四个方面来详细分述元件封装的制作流程。 2.表贴分立元件 分立元件一般包括电阻、电容、电感、二极管、三极管等。 对于贴片分立元件，以0805封装为例，其封装制作流程如下： 2.1.焊盘设计 2.1.1.尺寸计算 表贴分立元件，主要对于电阻电容，焊盘尺寸计算如下：
其中，K 为元件引脚宽度，H 为元件引脚高度，W 为引脚长度，P 为两引脚之间距离（边距离，非中心距离），L 为元件长度。X 为焊盘长度，Y 为焊盘宽度，R 为焊盘间边距离，G 为封装总长度。则封装的各尺寸可按下述规则： 1) X=Wmax+2/3*Hmax+8 mil 2) Y=L ，当L<50 mil ；Y=L+ (6~10) mil ，当L>=50 mil 时 3) R=P-8=L-2*Wmax-8 mil ；或者G=L+X 。这两条选一个即可。个人觉得后者更容易理 解，相当于元件引脚外边沿处于焊盘中点，这在元件尺寸较小时很适合（尤其是当Wmax 标得不准时，第一个原则对封装影响很大），但若元件尺寸较大（比如说钽电容的封装）则会使得焊盘间距过大，不利于机器焊接，这时候就可以选用第一条原则。本文介绍中统一使用第二个。 注：实际选择尺寸时多选用整数值，如果手工焊接，尺寸多或少几个mil 影响均不大，可视具体情况自由选择；若是机器焊接，最好联系工厂得到其推荐的尺寸。例如需要紧凑的封装则可以选择小一点尺寸；反之亦然。 另外，还有以下三种方法可以得到PCB 的封装尺寸： ◆ 通过LP Wizard 等软件来获得符合IPC 标准的焊盘数据。 ◆ 直接使用IPC-SM-782A 协议上的封装数据（据初步了解，协议上的尺寸一般偏大）。 ◆ 如果是机器焊接，可以直接联系厂商给出推荐的封装尺寸。 2.1.2. 焊盘制作 Cadence 制作焊盘的工具为Pad_designer 。 打开后选上Single layer mode ，填写以下三个层： 1) 顶层（BEGIN LAYER ）：选矩形，长宽为X*Y ； 2) 阻焊层（SOLDERMASK_TOP ）：是为了把焊盘露出来用的，也就是通常说的绿油层 实际上就是在绿油层上挖孔，把焊盘等不需要绿油盖住的地方露出来。其大小为Solder Mask=Regular Pad+4~20 mil （随着焊盘尺寸增大，该值可酌情增大），包括X 和Y 。 3) 助焊层（PASTEMASK_TOP ）：业内俗称“钢网”或“钢板”。这一层并不存在于印制板上， 而是单独的一张钢网，上面有SMD 焊盘的位置上镂空。这张钢网是在SMD 自动装配焊接工艺中，用来在SMD 焊盘上涂锡浆膏用的。其大小一般与SMD 焊盘一样，尺寸略小。 其他层可以不考虑。 侧视图 底视图 封装底视图 K H K P X R Y W G L
视频笔记_于博士视频笔记(转+修改) 备注： 1、未掌握即未进行操作 2、操作软件是15.5版本，若有修改则为16.5版本 26、非电气引脚零件的制作 1、建圆形钻孔： （1）、parameter：没有电器属性（non-plated） （2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。 注意：regular pad要比drill hole大一点。 27、PCB电路板的建立 主要内容：建立电路板及绘制相关区域 步骤： 0、建立电路板：File - New - 选择路径及Board 1、设置绘图区参数，包括单位，大小：Setup - Drawing Size 2、定义outline区域：Add - Line（Optons - Board Geometry - Outline）- (可使用命令模式输入坐标 x 0 0和ix iy) 备注：添加导角（倒角）：Manufacture - Dimension/Draft - Chamfer(方形导角)或者Fillet(圆形导角) - 左键依次选择需要导角的边。 16.5 3、定义route keepin区域：Setup - Areas - Route keepin - (可使用命令模式输入坐标 x 0 0和ix iy)（可使用Z-copy操作：Edit - Z-Cpoy - 在Options里subclass 中选择Route Keepin，contract：内缩，Expand：外扩，Offset：内或外的偏移数量） 备注：一般大板子（空间够大）：一般走线（route Keepin）限制在板框40mil以内，放置元件(package keepin)在80mil以内route keepout 一般是用于螺丝孔，使用route keepout包围螺丝孔意味着该区域内不可布线。 4、定义package keepin区域：Setup - Areas - Package keepin - (可使用命令模式输入坐标 x 0 0和ix iy)（可使用Z-copy操作） 5、添加定位孔：place - manually - advance setting - 勾选Library - Placement List 中下拉框中选择Package Symbols或者Mechanical symbols中选择定位孔 28、Allegro PCB 的参数设置 主要内容：内电层的建立及其覆铜 Allegro定义层叠结构：对于最简单的四层板，只需要添加电源层和底层， 步骤如下： 1、Setup –> cross-section 2、添加层，电源层和地层都要设置为plane（内电层），同时还要在电气层之间加入电介质，一般为FR-4 3、指定电源层和地层都为负片（negtive） 4、设置完成可以再Visibility看到多出了两层：GND和POWER 5、铺铜（可以放到布局后再做） 6、Edit->z-copy –> find面板选shape（因为铺铜是shape） –> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape：动态覆铜）- 左键选择图形（比如route keepin） - 完成GND层覆铜 7、相同的方法完成POWER层覆铜 补充：Allegro生成网表 1、重新生成索引编号：tools –> annotate 2、DRC检查：tools –> Design Rules Check，查看session log。 3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。