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例：用三进程状态机实现一个简单自动售货机控制电路，电路框图如下。该电路有两个投币口（1元和5角），商品2元一件，不设找零。In[0]表示投入5角，In[1]表示投入1元，Out 表示是否提供货品。
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根据题意，可分析出状态机的状态包括： S0（00001）：初始状态，未投币或已取商品 S1（00010）：投币5角 S2（00100）：投币1元 S3（01000）：投币1.5元 S4（10000）：投币2元或以上
用独热码表示状态编码，如上所示。相应状态转换图如下（按Moore 状态机设计）。
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自动售货机状态转换图
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设计代码
第一个Always 块：状态转移。
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第二个Always 块：状态转移的组合逻辑条件判断
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第三个Always 块：输出组合逻辑
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测试平台代码
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功能仿真结果
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综合结果
/module traffic (clock, reset, sensor1, sensor2, red1, yellow1, green1, red2, yellow2, green2); input clock, reset, sensor1, sensor2; output red1, yellow1, green1, red2, yellow2, green2; // Define the states. Enumerated type pragma allows Spectrum to chose encoding. parameter /*exemplar enum ee1 */ st0 = 0, st1 = 1, st2 = 2, st3 = 3, st4 = 4, st5 = 5, st6 = 6, st7 = 7; reg [2:0] /* exemplar enum ee1 */ state, nxstate ; reg red1, yellow1, green1, red2, yellow2, green2; // Update the state with the next state on the clock edge // or reset value. always @(posedge clock or posedge reset) begin if (reset) state = st0 ; else state = nxstate; end // // Calculate the next state and the outputs // based on the present state and the inputs // always @(state or sensor1 or sensor2) begin // Default values for the outputs
院系： 专业班级： 学号： 姓名： 座位号： A. 4 B. 3 C. 6 D. 5 7. 下列电路中属于时序逻辑电路的是 【 】 A. 加法器 B. 数据分配器 C. 计数器 D. 译码器 8. 下列关于门电路的使用，描述不正确的是 【 】 A. TTL 与非门闲置输入端可以直接接电源 B. 具有推拉输出结构的TTL 门电路的输出端可以直接并联使用 C. CMOS 或门闲置输入端应接地 D. CMOS 门电路的闲置输入端不允许悬空 9. 为了降低555定时器组成多谐振荡器的振荡频率，外接R 、C 值应为 【 】 A. 同时增大R 、C 值 B. 同时减小R 、C 值 C. 同比增大R 值减小C 值 D. 同比增大C 值减小R 值 10. 若停电数分钟后恢复供电，下列选项中信息能够保持不变的是 【 】 A. ROM B. 动态RAM C. MUX D. 静态RAM 1. 8位D/A 转换器的理论分辨率是_____________________。 2. 64个输入端的编码器按二进制数编码时，输出端的个数是__________________。 3. 变量数相同时，下标编号相同的最大项i M 和最小项i m 的关系是_____________。 4. 图2.1所示集成计数器的模M=_____________________。 图2.1 （题2.4图） 5. 共阳极接法数码显示器需要配用输出 电平有效的译码器。 二、填空题 （每小题2分，共20分）
6. 对于T 触发器，当T=______时，触发器处于保持状态。 7. 逻辑函数C B AB F +=的反函数F 为_____________________。 8. 5个变量的逻辑函数全部最大项有_____________________个。 9. 二进制数()20110.101110转换成十进制数是___________________。 10. 同步RS 触发器的特性方程中，约束条件为RS=0，说明这两个输入信号不能同时为_____________________。 1. 时序逻辑电路中可以没有门电路，但是必须要有触发器。 （ ） 2. 对于二进制正数，反码和补码相同。 （ ） 3. 半加器只能用于对两个1位二进制数相加。 （ ） 4. 多谐振荡器需要输入触发信号才可以输出矩形脉冲。 （ ） 5. 逻辑函数的取值与逻辑变量的取值不同，可以有0、1、2等多种可能。 （ ） 6. 分析组合逻辑电路的目的是要得到逻辑电路的真值表。 （ ） 7. 数字逻辑电路的晶体管和模拟电路的晶体管工作状态相同。 （ ） 8. 同步时序逻辑电路有稳定状态，异步时序逻辑电路没有稳定状态。 （ ） 9. 两个或多个OC 门的输出端可以直接相连，实现线与。 （ ） 10. 可编程阵列逻辑PAL 的与阵列可编程，或阵列不可编程。 （ ） 1. 写出图4.1所示电路表示的逻辑函数关系式； F A C B 图4.1（题4.1） F= _____________________ 2. 画出实现逻辑函数C B A ABC Y +=的门电路图； 3. 由D 触发器和与非门组成的电路如图 4.2所示，试画出Q 端的波形，设电路 初态为 0； A Q 12345CP A Q 图4.2（题4.2） 4. 用卡诺图法将逻辑函数()∑=)15,14,12,10,8,7,5,2,0(m D ,C ,B ,A Y 化成最简 “与或”表达式。 四、综合题 （每小题5分，共20分） 三、判断题（正确的在题号后括号内填写“T ”,错误的填写“F ”） （每小题1分，共10分）
1.#include
11. parent(char* expr); 12.virtual parent* transition() {} 13.}; 14. 15.parent::parent(char* expr) 16.{ 17. expression = new char[strlen(expr)]; 18. strcpy(expression,expr); 19. end_state = 0; 20. doom_state = 0; 21. index = 0; 22.} 23. 24.struct state1:public parent 25.{ 26. parent *ptr2,*ptr3,*ptr4,*ptr5; 27. state1():parent(expression) {} 28. parent* transition(); 29.}; 30. 31.struct state2:public parent 32.{ 33. parent *ptr2; 34. state2():parent(expression) {} 35. parent* transition(); 36.}; 37. 38.struct state3:public parent 39.{ 40. parent *ptr3,*ptr4; 41. state3():parent(expression) {} 42. parent* transition(); 43.}; 44. 45.struct state4:public parent 46.{ 47. parent *ptr4; 48. state4():parent(expression) {} 49. parent* transition(); 50.}; 51. 52.struct state5:public parent 53.{ 54. parent *ptr2,*ptr4,*ptr5;
第14章 状态机设计（State Machine Design） 讲到VHDL设计而不讲state machine，感觉上就是不太完整，我们先来看看什么是state machine，它应该是一种流程控制的设计，在有限的状态中，根据判别信号的逻辑值决定后面要进入哪一个状态，这样的讲法似乎有些抽象，我们先来看看下面的状态图。 图14-1所显示的是一个十字路口的红绿灯控制设计，在一开始时信号Reset 会被设为逻辑’0’，此时state machine会在Reset状态，一直等到信号Reset变成逻辑’1’时，state machine才会进入真正的控制状态。在之后的三个状态中，我们各定义了一个counter，当进入Red或是之后的Green及Yellow状态时，相对的counter值即会开始递减。当counter值递减到0时，state machine即会改变到下一个状态。 当然state machine的执行就是依照这种方式进行，但是其中仍有许多的细节是设计者所要注意的，在接下来的章节中，我们会依据实际的例子来介绍state machine的设计方式。 14-1State Machine的建立 在这一节我们所举的例子是一个类似检查密码的设计，在一般办公室的门口都会有门禁管制，进门前须先输入一组四个数字的密码，当密码确认无误后门才会打开，除此之外还有更改密码的功用。我们先来看看其状态图。 在图14-2中一共有四个状态，一开始会维持在idle状态，当要更改或是第一次输入密码时，需要按下一个特殊的“密码更改”按键，此时InpinN信号会变成逻辑’0’的状态，状态机即会进入LoadPin的状态，接着再输入四个数字的密码，密码输入完毕按下“输入”按键，状态机即回到原先的idle状态。 在另一方面，当处于平时状态，有人进入门口要输入密码前，他也必需要按下另一个特殊键“密码输入”，表示之后输入的数字是待验证的密码，此时InData 信号会变成逻辑’0’，于是状态机进入InPin的状态。在输入四个数字之后，一个
数字逻辑复习题
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1 数字逻辑复习提要 一、选择题 1.若ABCDEFGH 为最小项，则它有逻辑相邻项个数为( A ) A. 8 B. 82 C. 28 D. 16 2.如果编码0100表示十进制数4，则此码不可能是(B ) A. 8421BCD 码 B. 5211BCD 码 C. 2421BCD 码 D. 余3循环码 3.构成移位寄存器不能采用的触发器为( D ) A. R-S 型 B. J-K 型 C. 主从型 D. 同步型 5.以下PLD 中，与、或阵列均可编程的是(C )器件。 A. PROM B. PAL C. PLA D. GAL 6．函数F(A,B,C,D)=∑m(1,3,4,6,8,10)，它的卡诺图如右图所示。函数的最简与或表达式F= A 。 A ． B ． C ． D ． 7．组合电路是指 B 组合而成的电路。 A ．触发器 B ．门电路 C ．计数器 D ．寄存器 8．电路如右图所示，经CP 脉冲作用后，欲使Q n+1 =Q ，则A ，B 输入应为 A 。 A ．A=0，B=0 B ．A=1，B=1 C ．A=0，B=1 D ．A=1，B=0 9．一位十进制计数器至少需要 4个触发器。 A ．3 B ．4 C ．5 D ．10 D B A D B A D B A ++D B A D C A C B A ++D C A D B A C B A ++D B A D B A D B A ++
第四章程控数字交换系统的软件 4.1.1 程控交换软件的基本特点 程控交换软件的基本特点是：实时性强、具有并发性、适应性强、可靠性和可维护性要求高。 一、实时性强。 2、在正常的情况下，实时性要求最为严格的是信号接受及信号处理程序。（微秒级） 3、相对而言，对时间要求最不严格的是运行管理功能。（秒级） 二、并发性和多道程序运行 1、并发性就是在同一时间内执行多道程序。 2、采用多道程序运行，可以使处理机在一段时间内同时保持若干进程处于激活状态 3、不同用户启动的呼叫处理进程实例可使用同一个程序代码，各进程实例的差别仅在于它们所处理的数据不同。 4、多个进程实例共用一个程序代码。 三、可靠性要求高 1、可靠性指标是99.98%的正确呼叫处理及40年内系统中断运行时间不超过两小时. 2、提高可靠性的措施有：（1）、对关键设备（如中央处理机、交换网络）采用冗余配置；（2）、采用各种措施及时发现已出现的错误，在交换机软、硬件出现故障时，迅速确定故障性质及其所在，如为硬件故障，则隔离故障部件，调用备用设备重新组成可工作的硬件系统，如为软件故障，则采用程序段的重新执行或再启动，予以恢复。 四、能方便地适应交换机的各种条件 1、为了使交换机能适应不同交换局对交换机的具体要求，在交换机软件的设计中普遍采用参数化技术，使描述处理逻辑大程序部分与给予处理参量的数据部分分离。 2、可用局数据和用户数据来适应不同的局条件。 五、软件的可维护性要求高 采用模块化、结构化设计方法，采用数据驱动程序结构，在编程时尽量采用有意义的标识符常数，建立完备、清晰的文档资料，把易随硬件更新、扩充而变化的软件部分相分离，采用虚拟机层次结构等，都有助于提高软件的可维护性。 4.1.2 程控设计的基本技术 交换机软件的设计中，普遍采用了自顶向下、模块化、层次化、参数化、数据驱动程序、有限状态模型等基本设计技术和概念。 一、自顶向下设计和模块化。 1、系统---子系统----功能块----功能模块 2、自顶向下设计的一个重要特征是对分解中的每一级而言，低一级的设计细节是“隐藏的”，只需确定各模块间的数据接口。 3、一个好的模块设计，应使得模块内部的关联性要强，模块间的关连性要弱，保证各模块的独立性。 二、层次结构和虚拟机概念 1、层次结构中，各层之间只有单向依赖关系。 2、一个硬件模块、被一层或多层软件包围，这些硬件和软件共同组成一个虚拟机。 3、软件层次越多，则虚拟机显示的功能就越强。 三、参数化 1、参数化技术就是在编制程序时对于程序中要用到的半固定数据（如描述交换机容量、硬件配置、路由组织、中继信令方式等方面的数据）暂不赋值，而是用参数来代替它们，仅在为每一台交换机安装时，根据交换局的要求再来确定这些参数的具体数值。 2、一般将这些参数的具体数值称为局数据和用户数据。 四、数据驱动程序 1、数据驱动程序，就是根据一些参数查表来决定需要启动的程序。
如何设计最优化的状态机 前言：数字电路通常分为组合逻辑电路和时序电路， 组合逻辑电路outputs = F(current inputs) 时序电路outputs = F(current inputs,past inputs) 有限状态机就是时序电路的数学抽象，一个有限状态机系统包括inputs ,outputs, states .状态机分为同步状态机（synchronous）和异步状态机(asynchronous),异步状态机由于输出信号不稳定，所以不详细讨论，对绝大多数设计来说，用的最广泛的是同步状态机。下面主要讨论了同步状态机的设计。 一．状态机的基础知识 1．1. moore状态机和mealy状态机的区别： 2．1．1moore状态机输出只依赖于及其的当前状态，与输入信号无关。这是moore状态机的优点。下面是moore状态机的模型： moore状态机比较容易用数学的方式来分析，因此被更广泛的用在代数状态机理论中（algebraic FSM theory）。 Mealy状态机输出依赖于机器现在的状态和输入的值，如果输入改变，输出可以在一个时钟周期中将发生了改变。其模型如下： 图的说明：state memory :保存现在的状态(current state s(t) ) state transistion function :根据现态和输入x(t),s(t+1)来决定下一个状态。 Output function :根据s(t)和x(t)来决定最后的输出。 Mealy 状态机通常可以有更少的状态变量，因此在工程领域有更为广阔的应用，状态变量越少，则所需的存储单元就越少。
实验四有限状态机设计(2学时) 实验内容一： 状态机是指用输入信号和电路状态（状态变量）的逻辑函数去描述时序逻辑电路功能的方法，也叫时序机。有限状态机是指在设计电路中加入一定的限制条件，一般用来实现数字系统设计中的控制部分。 根据时序电路输出信号的特点可将时序电路划为Mealy 型和Moore 型两种。Moore型电路中，输出信号仅仅取决于存储电路的状态。Mealy型电路中，输出信号不仅取决于存储电路的状态，而且还取决于输入变量。图1是某Mealy型电路的状态转换图，图中圆圈内的S0、S1等代表电路的状态，状态转换箭头旁斜杠“/”上边的数字代表输入信号，斜杠“/”下边的数字代表输出信号。假设电路的当前状态为S0，当输入信号为0时，电路的下一个状态仍为S0，输出信号为0；当输入信号为1时，电路的下一个状态为S1，输出为1。 图1 Mealy状态机 下面的程序中使用两个进程来描述该状态机。第一个进程负责状态转化，在CP上升沿到达时，当前状态（PresetState）向下一个状态（NextState）的转换；第二个进程负责检测输入信号（DIN）和当前状态（PresetState）的值，并由CASE-WHEN 语句决定输出信号（OP）和下一个状态值（NextState）的值。请补充下图中虚线“…”部分省略掉的程序，然后对完整程序进行编译，并用Tools->Netlist Views->State Machine Viewer和RTL Viewer工具查看该状态机的状态图和RTL顶层图。
… … 实验内容二： 论文《基于VHDL的一个简单Mealy状态机》中设计了一个Mealy状态机用来检测数据流“1101010”，用以验证状态机在数据检测上的应用。请在读懂文中程序的基础上，在Quartus Ⅱ软件中通过编译仿真得到状态图和波形图，仿真中输入波形的设置应能体现该状态机的用途。 实验报告： 本次实验占用两个学时，请于12周周四(5月12日)上课时交实验报告。对于实验内容一，报告的内容应重在程序的完善上，对于实验内容二，报告的内容应重在对论文中源程序的分析和理解，以及仿真的波形图上。
逻辑代数基础 一、选择题 1. 以下表达式中符合逻辑运算法则的是 D 。 A.C ·C =C 2 B.1+1=10 C.0<1 D.A +1=1 2. 逻辑变量的取值１和０可以表示： ABCD 。 A.开关的闭合、断开 B.电位的高、低 C.真与假 D.电流的有、无 3. 当逻辑函数有n 个变量时，共有 D 个变量取值组合？ A. n B. 2n C. n 2 D. 2n 4. 逻辑函数的表示方法中具有唯一性的是AD 。 A .真值表 B.表达式 C.逻辑图 D.卡诺图 5.F=A B +BD+CDE+A D= AC 。 A.D B A + B.D B A )(+ C.))((D B D A ++ D.))((D B D A ++ 6.逻辑函数F=)(B A A ⊕⊕ = A 。 A.B B.A C.B A ⊕ D. B A ⊕ 7．求一个逻辑函数F 的对偶式，可将F 中的 ACD 。 A .“·”换成“+”，“+”换成“·” B.原变量换成反变量，反变量换成原变量 C.变量不变 D.常数中“0”换成“1”，“1”换成“0” E.常数不变 8．A+BC= C 。 A .A + B B.A + C C.（A +B ）（A +C ） D.B +C 9．在何种输入情况下，“与非”运算的结果是逻辑0。 D A ．全部输入是0 B.任一输入是0 C.仅一输入是0 D.全部输入是1 10．在何种输入情况下，“或非”运算的结果是逻辑0。 B C D A ．全部输入是0 B.全部输入是1 C.任一输入为0，其他输入为1 D.任一输入为1 二、判断题（正确打√，错误的打×） 1． 逻辑变量的取值，１比０大。（ × ）。 2． 异或函数与同或函数在逻辑上互为反函数。（ √ ）。 3．若两个函数具有相同的真值表，则两个逻辑函数必然相等。（ × ）。
第7章状态机及其VHDL设计 内容提要：有限状态机（Finite State Machine，简称FSM）是一类很重要的时序电路，是许多数字系统的核心部件，也是实时系统设计中的一种数学模型，是一种重要的、易于建立的、应用比较广泛的、以描述控制特性为主的建模方法，它可以应用于从系统分析到设计的所有阶段。有限状态机的优点在于简单易用，状态间的关系清晰直观。建立有限状态机主要有两种方法：“状态转移图”和“状态转移表”。标准状态机通常可分为Moore和Mealy两种类型。本章主要介绍了基于VHDL的常见有限状态机的类型、结构、功能及表达方法，重点是如何有效地设计与实现。 学习要求：了解状态机的基本结构、功能和分类，掌握有限状态机的一般设计思路与方法、状态机编码方案的恰当选取、Moore和Mealy状态机的本质区别及设计实现。 关键词：状态机(State Machine)，Moore，Mealy，VHDL设计(VHDL Design) 状态机的基本结构和功能 一般状态机的VHDL设计 状态机的一般组成 状态机的编码方案 摩尔状态机的VHDL设计 米立状态机的VHDL设计 状态机的基本结构和功能 状态机的基本结构如图所示。除了输人信号、输出信号外，状态机还包含一组寄存器记忆状态机的内部状态。状态机寄存器的下一个状态及输出，不仅同输入信号有关，而且还与寄存器的当前状态有关，状态机可以认为是组合逻辑和寄存器逻辑的特殊组合。它包括两个主要部分：即组合逻辑部分和寄存器。组合逻辑部分又可分为状态译码器和输出译码器，状态译码器确定状态机的下一个状态，即确定状态机的激励方程，输出译码器确定状态机的输出，即确定状态机的输出方程。寄存器用于存储状态机的内部状态。 状态机的基本操作有两种： 1．状态机的内部状态转换。 状态机经历一系列状态，下一状态由状态译码器根据当前状态和输入条件决定。2．产生输出信号序列。
《数字逻辑》习题案例（计算机科学与技术专业、信息安全专业） 2004年7月 计算机与信息学院、计算机系统结构教研室
一、选择题 1．十进制数33的余3码为 。 A. 00110110 B. 110110 C. 01100110 D. 100100 2．二进制小数-0.0110的补码表示为 。 A ．0.1010 B ．1.1001 C ．1.0110 D ．1.1010 3．两输入与非门输出为0时，输入应满足 。 A ．两个同时为1 B ．两个同时为0 C ．两个互为相反 D ．两个中至少有一个为0 4．某4变量卡诺图中有9个“0”方格7个“1”方格，则相应的标准与或表达式中共有多少个与项 ？ A ． 9 B ．7 C ．16 D ．不能确定 5. 下列逻辑函数中，与A F =相等的是 。 )(A 11⊕=A F )(B A F =2⊙1 )(C 13?=A F )(D 04+=A F 6. 设计一个6进制的同步计数器，需要 个触发器。 )(A 3 )(B 4 )(C 5 )(D 6 7. 下列电路中，属于时序逻辑电路的是 。 )(A 编码器 )(B 半加器 )(C 寄存器 )(D 译码器 8. 列电路中，实现逻辑功能n n Q Q =+1的是 。 )(A )(B 9. 的输出端可直接相连，实现线与逻辑功能。 )(A 与非门 )(B 一般TTL 门 )(C 集电极开路OC 门 )(D 一般CMOS 门 10．以下代码中为无权码的为 。 A . 8421BCD 码 B . 5421BCD 码 C . 余三码 D . 格雷码 11．以下代码中为恒权码的为 。 A .8421BCD 码 B . 5421BCD 码 C . 余三码 D . 格雷码 12．一位十六进制数可以用 位二进制数来表示。 A . １ B . ２ C . ４ D . 16 13．十进制数25用8421BCD 码表示为 。 A .10 101 B .0010 0101 C .100101 D .10101 14．在一个8位的存储单元中，能够存储的最大无符号整数是 。 CP Q CP Q CP Q CP
有限状态机(Finite State Machine ) 1、有限状态机的基本概念 有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。在数字电路系统中，有限状态机时一种十分重要的时序逻辑电路模块，它对数字系统的设计具有十分重要的作用。有限状态机一般用来描述数字数字系统的控制单元，是许多数字系统的核心部件。有限状态机由组合逻辑和寄存器逻辑组成。其中，寄存器逻辑的功能是存储有限状态机的内部状态；而组合逻辑有可以分为次态逻辑和输出逻辑两部分，次态逻辑的功能是确定有限状态机的下一个状态，输出逻辑的功能是确定有限状态机的输出。 在实际的应用中，根据有限状态机是否使用输入信号，设计人员经常将其分为Moore型有限状态机和Mealy型有限状态机两种类型。 ⑴Moore型有限状态机其输出信号仅与当前状态有关，即可以把Moore型有限状态的输出看成是当前状态的函数。其结构框图如图1. 图1 Moore型有限状态机的结构 ⑵Mealy型有限状态机其输出信号不仅与当前状态有关，而且还与所有的输入信号有关，即可以把Mealy型有限状态机的输出看成是当前状态和所有输入信号的函数。其结构框图如图2. 图2 Mealy型有限状态机的结构 这两种有限状态机的主要区别在于：Moore型有限状态机仅与当前状态有关，而与输入信号无关。Mealy型有限状态机不但与当前状态有关，还与输入信号有关。 2、为什么要使用有限状态机 ? 有限状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。 ? 状态机的结构模式相对简单。 ? 状态机容易构成性能良好的同步时序逻辑模块。 ? 状态机的VHDL表述丰富多样。 ? 在高速运算和控制方面，状态机更有其巨大的优势。 ? 就可靠性而言，状态机的优势也是十分明显的。 3、描述有限状态机应该包含的内容 ⑴至少包含一个状态信号，用来指定状态机的状态。 ⑵时钟信号，为有限状态机的状态转换提供时钟信号。 ⑶状态转移指定，用于指定有限状态机的状态之间转换的逻辑关系。 ⑷输出指定，用来指明有限状态机两状态之间转换的结果。 ⑸复位信号，用于有限状态机从任意状态到复位状态的转换。 4、有限状态机的描述方法 一般描述有限状态机应遵循一定的语法规则： 状态机的状态：用枚举类型数据进行定义。 状态机的次态逻辑、输出逻辑和状态寄存器等一般用并行信号赋值语句、IF语句或CASE 语句等语句进行描述。 有限状态机的各种描述风格 描述风格功能划分进程数 A 1、次态逻辑、状态寄存器、输出逻辑1
数字逻辑试题1答案 一、填空：（每空1分，共20分） 1、（）8 =（ ）16 2、 10= ( )2 3、（FF ）16= ( 255 )10 4、[X]原=，真值X= ，[X]补 = 。 5、[X]反=，[X]补= 。 6、-9/16的补码为，反码为 。 7、已知葛莱码1000，其二进制码为1111， 已知十进制数为92，余三码为1100 0101 8、时序逻辑电路的输出不仅取决于当时的输入，还取决于电路的状态 。 9、逻辑代数的基本运算有三种，它们是_与_ 、_或__、_非_ 。 10、1⊕⊕=B A F ，其最小项之和形式为_ 。AB B A F += 11、RS 触发器的状态方程为_n n Q R S Q +=+1_，约束条件为0=SR 。 12、已知B A F ⊕=1、B A B A F +=2，则两式之间的逻辑关系相等。 13、将触发器的CP 时钟端不连接在一起的时序逻辑电路称之为_异_步时序逻辑电路 。 二、简答题（20分） 1、列出设计同步时序逻辑电路的步骤。（5分） 答：（1）、由实际问题列状态图 （2）、状态化简、编码 （3）、状态转换真值表、驱动表求驱动方程、输出方程 （4）、画逻辑图 （5）、检查自起动 2、化简)(B A B A ABC B A F +++=（5分） 答：0=F 3、分析以下电路，其中RCO 为进位输出。（5分） 答：7进制计数器。 4、下图为PLD 电路，在正确的位置添 * ， 设计出B A F ⊕=函数。（5分）
5分 注：答案之一。 三、分析题（30分） 1、分析以下电路，说明电路功能。（10分） 解： ∑∑==) 7,4,2,1()7,6,5,3(m Y m X 2分 A B Ci X Y 0 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 8分 2、分析以下电路，其中X 为控制端，说明电路功能。（10分） 解：XABC C B A X ABC X C B A X C B A X C B A X F ++++?+?= 4分 )()(ABC C B A X C B A X F ++⊕⊕= 4分 所以：X=0 完成判奇功能。 X=1 完成逻辑一致判断功能。 2分
利用有限状态机进行时序逻辑的设计 1. 实验目的： （1）掌握利用有限状态机实现一般时序逻辑分析的方法； （2）掌握用Verilog编写可综合的有限状态机的标准模板； （3）掌握用Verilog编写状态机模块的测试文件的一般方法。 （4）在数字电路中已经学习过通过建立有限状态机来进行数字逻辑的设计，而在VerilogHDL硬件描述语言中，这种设计方法得到进一步的发展。通过Verilog HDL提供的语句，可以直观的设计出更为复杂的时序逻辑的电路。关于有限状态机的设计方法在教材中已经作了较为详细的阐述。 2.实验环境 PC机一台，安装有quartusII13.0软件以及modulsim软件 3.实验内容 设计一个简单的状态机，功能是检测一个5位二进制序列“10010”。考虑到序列重叠的可能。有限状态机共提供8个状态（包括初始状态IDLE）. 4.实验步骤 1) 源程序： module seqdet(x,z,clk,rst,state); input x,clk ,rst ;
output z; output [2:0] state ; reg[2:0] state ; wire z; parameter IDLE='d0, A='d1, B='d2, C='d3, D='d4, E='d5, F='d6, G='d7; assign z=(state == E && x==0)?1:0; always @(posedge clk) if(!rst) begin state <= IDLE; end else casex(state) IDLE:if(x==1)
数字逻辑习题及答案 一. 填空题 1．一个触发器有Q和Q两个互补的输出引脚，通常所说的触发器的输出端是指 Q ，所谓置位就是将输出端置成 1 电平，复位就是将输出端置成 0 电平。 2．我们可以用逻辑函数来表示逻辑关系，任何一个逻辑关系都可以表示为逻辑函数的与或表达式，也可表示为逻辑函数的或与表达式。 3．计数器和定时器的内部结构是一样的，当对不规则的事件脉冲计数时，称为计数器，当对周期性的规则脉冲计数时，称为定时器。 4．当我们在计算机键盘上按一个标为“3”的按键时，键盘向主机送出一个ASCII码，这个ASCII码的值为 33H 。 5．在5V供电的数字系统里，所谓的高电平并不是一定是5V，而是有一个电压范围，我们把这个电压范围称为高电平噪声容限；同样所谓的低电平并不是一定是0V，而也是有一个电压范围，我们把这个电压范围称为低电平噪声容限。 二. 选择题 1．在数字系统里，当某一线路作为总线使用，那么接到该总线的所有输出设备（或器件）必须具有 b 结构，否则会产生数据冲突。 a. 集电极开路； b. 三态门； c. 灌电流； d. 拉电流2．TTL集成电路采用的是 b 控制，其功率损耗比较大；而MOS 集成电路采用的是 a 控制，其功率损耗比较小。 a. 电压； b.电流； c. 灌电流； d. 拉电流 3．欲将二进制代码翻译成输出信号选用 b ，欲将输入信号编成二进制代码选用 a ，欲将数字系统中多条传输线上的不同数字信号按需要选择一个送到公共数据线上选用 c ，
欲实现两个相同位二进制数和低位进位数的相加运算选用 e 。 a. 编码器； b. 译码器； c. 多路选择器； d. 数值比较器； e. 加法器； f. 触发器； ｇ. 计数器； h. 寄存器 4． 卡诺图上变量的取值顺序是采用 b 的形式，以便能够用几何 上的相邻关系表示逻辑上的相邻。 a. 二进制码； b. 循环码； c. ASCII 码； d. 十进制码 5． 根据最小项与最大项的性质，任意两个不同的最小项之积为 0 ，任意两个不同的最大项之和为 1 。 a. 不确定； b. 0 ； c. 1 三. 简答题 1．分别写出（或画出）JK 、D 、T 和T ’四个触发器的特征方程、真 值表和状态转换图。 2．请分别完成下面逻辑函数的化简。 1). )DE C B A (*)E D )(C B A (F ++++++= 答：原式)DE C B A (*)]E D ()C B A ([+++++++= )DE )C B A ((*))DE )C B A ((++++++=)) C B A ()C B A ((DE DE )C B A ()C B A (+++++++++++= DE = 2). )EH D B A )(B A )(C A )(C B A (F +++++++= 答：原式的对偶式为： ) H E (ABD AB AC C AB 'F ++++= ))H E (BD B C C B (A ++++=)] H E (BD B B C [A ++++==A A )'A ()''F (===∴原式 3．请分别说明A/D 与D/A 转换器的作用，说明它们的主要技术指标， 并进一步说明在什么情况下必须在A/D 转换器前加采样·保持电路。 答：A/D 与D/A 转换器分别能够将模拟量转换成数字量与数字量转换 成模拟量，通过这样的转换电路，能够将模拟系统和数字系统联
期数字逻辑试题A 一、填空题（共15分，每空1分） 1、分别写出逻辑函数的五种表示方法（）、（）、（）、（）、（）。２、数字逻辑电路的两大种类分别是（）电路，（）电路。 ３、( )和( )是衡量A/D转换器D/A转换器性能优劣的主要指标。 ４、消除竞争冒险的4种方法分别是（）、（）、（）、（）。 ５、５５５定时器电路提供了一个复位电平为（）和置位电平为（）。 二、选择题（共10分，每题５分） １、将（１７5）10十进制数转换为二进制数下列选择结果中正确的是（）。 A、二进制数（１１０１０１１１）2 B、二进制数（１０１１００１１）2 C、二进制数（１００１１０１０）2 D、二进制数（１０１０１１1 1）2 ２、运用摩根定理变换Y=X Q Z 的表达式，下列选择中正确的是（）。 A、Y=( X + Q + Z ) B、Y=(X + Q +Z) C、Y=(X + Q + Z) D、Y=( X + Q + Z ) 三、综合题（共２０分，每题１０分） １、对如图电路分别写出E = 0 或E = 1 时，函数F 的逻辑表达式。 ２、用图形法化简函数为最简与或式 F(A,B,C,D)=∑M(0,1,2,3,6,8)+∑D(10,11,12,13,14,15) 四、组合逻辑电路分析、设计题（共２5分，1题１０分,2题15分） １、写出下图电路（电路由四个或非门组成）输出信号的逻辑表达式，并说明其功能。 F
２、用集成译码器74LS138实现下列组合逻辑函数 Z1=AB+AB+BC Z2=AB+BC+CA 3０分，每题15分） １、一个时序逻辑电路如下图所示（由两个D触发器组成），请画出其状态图。 CP ２、用JK触发器设计一个同步、上升沿触发的四进制计数器。状态图如下 /0 /0 /0 /1
Digital System Design 大部分数字系统都可以划分为控制单元和数据单元（存储单元）两个组成部分，通常，控制单元的主体是一个状态机，它接收外部信号以及数据单元产生的状态信息，产生控制信号序列。 1 2011/6/21Computer Faculty of Guangdong University of Technology
Digital System Design 有限状态机特别适合描述那些发生有先后顺序或者有逻辑规律的事情（其实这就是状态机的本质）。状态机的本质就是对具有逻辑顺序或时序规律事件的一种描述方法，即“逻辑顺序”和“时序规律”就是状态机所要描述的核心和强项，换言之，所有具有逻辑顺序和时序规律的事情都适合用状态机来描述。 2 2011/6/21Computer Faculty of Guangdong University of Technology
Digital System Design 1、基本概念 有限状态机（Finite State Machine，FSM）是表示实现有限个离散状态及其状态之间的转移等行为动作的数学模型。（关注Matlab的Stateflow） （1）状态：也叫状态变量。在逻辑设计中，使用状态划分逻辑顺序和时序规律。 状态名称、状态编码、进入/退出操作、内部转移、子状态、延迟事件 3 2011/6/21Computer Faculty of Guangdong University of Technology
Digital System Design （2）转移：指两个状态之间的关系，表示当发生指定事件且满足指定条件时，第一个状态中的对象将执行某些操作并进入第二个状态，即“触发”了转移。将触发转移之前的状态定义为“源”状态（初始状态），而触发转移之后的状态定义为“目标”状态（次态）。 初始状态、转移条件、警戒条件、转移操作、目标状态 4 2011/6/21Computer Faculty of Guangdong University of Technology
状态机设计仿真 一、实验例题 设计一个序列检测器电路，检测出串行输入数据data中的二进制序列110，当检测到该序列时，电路输出1 out=；没有检测到该序列时，电路输出0，电路的状态图如1所示： 图1 电路状态转换图 二、实验原理分析 由电路的状态图分析，可列出对应的状态转换表，如图2所示： 图2 状态转换表 +相同，将图1，图2简化可得： 从状态转化表分析可得S3与S0对应的S n1
改进的状态转换表 三、实验任务：依据图1状态图2表，S 存在时，用VerilogHDL设计的参考程序如 3 下： module pulse_check(data,clk,rst,out); input data,clk,rst; output out; reg out; reg[1:0] CST,NST; parameter[1:0] s0=0,s1=1,s2=2,s3=3; always@(posedge clk or negedge rst) if (!rst) CST<=s0;//复位有效，进入下一个状态 else CST<=NST; always@(CST or data) begin case(CST) s0: if(data==1'b1) NST<=s1; else NST<=s0; s1: if(data==1'b1) NST<=s2; else NST<=s0; s2: if(data==1'b0) NST<=s3; else NST<=s2; s3: if(data==1'b0) NST<=s0; else NST<=s1;
default: NST<=s0; endcase end always@(CST or data) case(CST) s0:out=1'b0; s1:out=1'b0; s2: if(data==1'b0) out=1'b1; else out=1'b0; s3:out=1'b0; endcase endmodule rst复位信号（低电平有效），clk状态时钟。四：仿真图形
有限状态机设计 实验报告 一．实验题目 有机状态机设计 二．实验目的 掌握有机状态机设计的基本方法。 三．实验远离 状态机是指用输入信号和电路状态（状态变量）的逻辑函数去描述时序逻辑电路功能的方法，也叫时序机。有限状态机是指在设计电路中加入一定的限制条件，一般用来实现数字系统设计中的控制部分。 四．实验内容
实验内容一： 状态机是指用输入信号和电路状态（状态变量）的逻辑函数去描述时序逻辑电路功能的方法，也叫时序机。有限状态机是指在设计电路中加入一定的限制条件，一般用来实现数字系统设计中的控制部分。 根据时序电路输出信号的特点可将时序电路划为Mealy 型和Moore 型两种。Moore型电路中，输出信号仅仅取决于存储电路的状态。Mealy型电路中，输出信号不仅取决于存储电路的状态，而且还取决于输入变量。图1是某Mealy型电路的状态转换图，图中圆圈内的S0、S1等代表电路的状态，状态转换箭头旁斜杠“/”上边的数字代表输入信号，斜杠“/”下边的数字代表输出信号。假设电路的当前状态为S0，当输入信号为0时，电路的下一个状态仍为S0，输出信号为0；当输入信号为1时，电路的下一个状态为S1，输出为1。 图1 Mealy状态机 下面的程序中使用两个进程来描述该状态机。第一个进程负责状态转化，在CP上升沿到达时，当前状态（PresetState）向下一个状态（NextState）的转换；第二个进程负责检测输入信号（DIN）和当前状态（PresetState）的值，并由CASE-WHEN 语句决定输出信号（OP）和下一个状态值（NextState）的值。请补充下图中虚线“…”部分省略掉的程序，然后对完整程序进行编译，并用Tools->Netlist Views->State Machine Viewer和RTL Viewer工具查看该状态机的状态转移图和RTL原理图。
状态机设计 简介 状态机的设计被广泛地用于时序控制逻辑中，它是许多数字系统的核心。状态机可以应付众多应用场合的需求，覆盖宽范围的性能和复杂度；例如微处理器与VLSI外围接口的低级别控制，常规微处理器中的总线裁决和时序产生，定制的位片微处理器，数据加密和解密，传输协议等。 通常在设计周期中，控制逻辑的细节安排在最后处理，因为系统需求的改变和特征的增强会对其造成影响。对于控制逻辑设计，可编程逻辑是一个很宽松的解决方案，因为它允许简单的修改而不必扰乱PCB板布局。其灵活性提供了在不影响市场化时间的前提下，允许设计改动的机会。大多数带寄存器的PAL器件应用都是需要使用状态机设计技术的时序控制逻辑。随着技术的发展，新的高速、高性能的器件不断出现，它们简化了状态机设计的任务。对于状态机设计，宽范围的不同功能与性能的解决方案是可行的。在本次讨论中，我们将检验状态机执行的功能，它们在多种器件中的实现，以及它们的选择。 什么是状态机？ 状态机是一个以有序的方式，遍历预定的状态序列的数字设备。状态是在电路的不同部分，测量到的一组数值。一个简单状态机可以由以下几部分构成：基于PAL器件的组合逻辑，输出寄存器和状态寄存器。这样一个序列发生器中的状态由状态寄存器和/或输出寄存器中所存储的值来决定。 状态机的通用形式可以用图1所示的设备来描述。除了这一设备的输入和输出，状态机还有两个必需的组成元件：组合逻辑和存储器（寄存器）。这类似于前面所讨论的带寄存器的记数器设计，它们本质上就是简单的状态机。存储器用来存储状态机的状态，组合逻辑可以看成两个截然不同的功能模块：下一状态解码器和输出解码器（图2）。当输出解码器产生实际的输出时，下一状态解码器决定状态机的下一状态。尽管它们执行截然不同的两个功能，但是它们通常被组合成如图1所示的组合逻辑阵列。 状态机的基本操作有两部分： 1、状态机遍历状态序列，下一状态解码器基于当前状态和输入条件来决定下一状态。