第23卷第2期中国电机工程学报Vol.23 No.2 Feb. 2003
2003年2月Proceedings of the CSEE?2003 Chin.Soc.for Elec.Eng.文章编号TN911.8; TM714 文献标识码510?99
一种新型的全数字锁相环
庞 浩
王赞基
北京
A NEW DESIGN OF ALL DIGITAL PHASE-LOCKED LOOP
PANG Hao, ZU Yun-xiao, WANG Zan-ji
ABSTRACT: A new design method of a all digital phase-locked loop (DPLL)is presented. The new DPLL controller is realized by a proportional-integral method rather than by conventional loop filters. A mathematic model for the DPLL is built with the method of linear approximation, and the local dynamic characteristics are developed. It is indicated by the theoretic analysis that the new design has wide lock-in range and has same stability behavior in the neigbourhood of the locked frequency. Besides, the frequency tracking time of the DPLL is directly proportional to the period of the locked signal. Utilizing the phase error indicated by the pulse width of phase detector outputs and employing the integral control improve the capture speed. The results obtained from simulation experiments confirm the conclusions of the theoretic analysis. Since the DPLL can be realized by digital circuits and can be regulated through the proportional and integral parameters, it is easy to be designed and be used in the fields of speed governing system of motor, active power filter and static var compensator.
KEY WORDS:phase-locked loop pro-portional-integral
摘要在基于该方法实现的全数字锁相环中
通过线性近似并进一步对该系统的局部动态特性进行了讨论
并且在不同被锁频点的局部范围内都具有相同的稳定形式
由于充分利用了鉴相脉冲宽度所包含的相位误差信息
使锁相环的跟踪响应速度得到提高
该文锁相环采用数字电路方式实现
因而简化了设计过程有源滤波器和静止无功补偿器等领域
锁相环比例积分
１引言
信号锁相技术广泛应用于自动化控制等领域
锁相环的基本结构是由鉴相可控振荡器和M倍分频等模块组成的一个反馈环路输入的被锁信号首先与同步倍频信号经过M倍分频后产生的锁相信号进行鉴相处理
环路滤波模块通常具有低通特性
从而控制可控振荡器模块这个频率信号就是所需的同步倍频信号
锁相环输出的同步倍频信号的频率就是其输入的被锁信号频率的M倍
则锁相获得的同步倍频信号的频率就是被锁信号频率的M/L倍
需要采用数字方式实现信号的锁相处理设计全数字锁相环存在许多问题[1]óéóú?úè?êy×?μ?
???à?·?D
???òêy×?????μ???μ′D?o??′2??ù
??óDàà??óú?￡?a?1????μ′?÷μ??ü????D?ì??÷
??′?
38中国电机工程学报第22卷
滤波但是
利用逻辑算法实现低通滤波是比较困难的出现了一些脉冲序列低通滤波计数电路N 先于M这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算
脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程
所以无法采用系统传递函数的分析方法确定锁相环中的设计参数
此外
不仅能反映被锁信号和锁相信号之间的频率差别
环路滤波方法只对相位误差脉冲的个数进行计数因此降低了锁相性能
锁相范围已有数字锁相系统中的设计参数不能实现这三个性能指标的解耦控制和分析无法满足较高的应用需要
本文提出了采用具有比例积分特性的数字控制方法来实现环路滤波[4]
±???μú2部分给出了这种锁相环的具体结构
在锁相环中应用比例积分控制不仅能够使锁相系统有效地工作
可以定量地计算锁相环的设计参数
本文第3部分从理论上对此进行解释
２锁相环的构成
2.1 鉴相与可控振荡器
作为一个完整的数字锁相环系统
本文讨论的锁相环采用了图2所示的具有双触发结构的鉴相器[1]
相位误差信号up和down 利用其负脉冲信号的出现反映两个输入信号的频率高低
数字控制的振荡器一般采用对固定频率的时钟信号进行分频的方法
减小锁相环输出信号的相位抖动
其原理结构如图3所示[5,6]
参数NL输入到一个k位加法器中
在信号sdco的控制下
并再次更新加法器的求和输出
这个进位信号将进一步控制一个可控的计数分频器的工作
最终
２．２ 比例积分方法实现的锁相控制
本文采用了比例积分方法替代传统锁相系统中的环路滤波
本方法的基本原理是将鉴相模块鉴别出的相位误差大小乘以一定的比例系数从而产生一个比例控制参数NP2￠?ú?y·??μêyμ?μ÷?ú??2úéúò????y·?????2?êyNI
±èày????2?êyNP 和积分控制参数NI还将受到一定的限幅约束取比例和积分控制参数的和NP+NI作为最终
第2期程 军等
该控制方法应用于锁相环中
的实现结构如图4所示
由图2的鉴相模块产生的相位误差信号up 的负电平有效信号将被工作时钟clk2调制为一组减计数脉冲序列
相位误差信号down 的负电
N 被锁信号sig clk2
图4 比例积分方法实现锁相控制的原理结构
Fig. 4 The schematic diagram of the proportional-integral
controller used in DPLL
平有效信号将被工作时钟clk2调制为一组增计数脉冲序列增减脉冲首先要经过比例脉冲分频
假设比例脉冲分频的倍数为PG
è?oó
±èày??????êy?￡?é?ú??óD′?μ?×?′ó?D
?μNP max 时同时
每接收一个
比例减脉冲就计数减1
±èày??????êy?￡?é?ú±?
??á????°??μ?μ???êy?μ??±?′?′￠μ?êy?Y??′??￡?é?D
在积分控制通路中
得到积分增减脉冲信号
然后积
分增减计数模块在没有达到最大阈值NI max 时
在没有达到最小
阈值NI min 时
积分增减计数的输出结果成为积分控制参数
NI
μ?μ????à?·μ???μ′?÷????2?êyN
???D )(sig s θ为输入锁相环的被锁信号sig 的相位
)(spll s θ为信号sdco 经M 倍分频后得到的锁
相信号spll 的相位
c
K ???à?????￡?é
sdco (s )
θ图5 锁相系统的数学模型
Fig. 5 The mathematical model of the phase-locked
loop system
对于分频模块所以其
传递函数为一个常数
比例积分锁相
控制前端的调制处理过程所用的时钟信号clk2的频率为clk2
F ?ò?à???ó2?D?o??-1y???à?????°??μ?μ÷??oó
???òòà?Y???àμ????-oí
??????3?μ?2úéú???-???à?￡?éμ?ê?3?D?o?up
产生有效的负电平脉冲
同理
调制处理输出增脉冲
如
果进行线性化近似
并且忽略延时和限幅影响
这个比例系数就是
PG
K 1
p =
(3)这样
而积分控制过程是以-1IG 的比率对每个被锁信号
周期1
sig ?F 中的增减脉冲进行累计
比例积分控制的传递函数为
s
IG F PG K K K ?+=+=sig I P c 1
(5)
40中 国 电 机 工 程 学 报第22卷
依据图3所示的可控振荡模块的工作原理
所以信号sdco 的相位
)(sdco s è可以表达为
s
N F s èk
???=
clk1
sdco 22e)( (7)
锁相控制模块产生的控制参数N 和可控振荡模块输出的相位)(sdco s è是反比例的非线性关系３．２ 锁相系统的局部动态数学模型
由于可控振荡模块显著的非线性特征图5中的3个相位变量)(sig s è)(sdco s è?和)
(spll s è??ú??2??ˉì??￡Dí?D
??
?à????oí·??μ?￡?éμ?′?μYoˉêy
pd
K ???é????μ′?￡?éμ?′?μYoˉêyμèóú?à??
)(sdco s è关于其输入控制参数N 的变化率
（２）
利用系统在锁相稳定时被锁信号频率sig F 等于锁相信号频率spll F 的性质来化简传递函
数
依据式(9)
′?ê?μ?·???2?·????¨á????à?μí3μ???2?D??ü
òà?Yê?(9)
?ùò??????à?μí3ê???2??è?¨μ?
??è???óD2éó?μíí¨??2¨
其次
如果在锁相系统的设计中确定了参数12
K k 则自然频率n ω将与被锁信号频率sig F 成正比
即ξ与被锁信号状态无关依据
自动控制理论
而当阻尼系数ξ固定后
据此
所以在被锁频点的局部范围内锁
相跟踪过程将以相同的形式达到稳定由于自然频率n ω与被锁信号频率sig F 成正比
到锁相趋于稳定所需的时间与被锁信号
的周期成正比当被锁信号的频率范围较宽时
这一特性要优于已有的数字锁相系统
从定性角度分析本锁相系统的整体特
性
即使锁相信号和被锁信号之间
的频率差别比较大
使系统快速锁相跟踪上输
入的被锁信号
从整体动态特性上也具有快速的响应
速度
基
于MATLAB 软件编程
并以固定的时间步长对系统的运行过程进
行了仿真被
第2期程 军等
锁
相环中的分频倍数40
=M 数字控制振荡
模块的固定时钟信号clk1的频率clk1F 为8MHz
于是式(9)中的K 12等于1
最小阈值
取255
min ?=NP 最小阈值取256
min =NI í?
6和图7给出了锁相环锁定一个从3kHz 跳变到6kHz 的输入信号sig 的时候
输入信号sig 中还包含有
1
D?o??2ê±?μ?ê2éó?á?????3?D?o?é?éy??
μ?????ê±???óμ1êyμ?????·?·¨
IG 分别取1550时
图
7给出当固定IG =255???àD?o?spll 和被锁信号sig 的瞬时频率随时间的变化过程
0.010 0.013 0.016 0.019 t /s
30004000
5000
6000
7000 f /Hz IG =15IG =25
IG =50
sig 图6 当固定PG =5
êy×????à?·μ??μ?ê?ú×ù·????ú??
Fig. 6 The simulated frequency tracking curve of the
DPLL (PG =5,IG =15,25,50)
由图6和图7的仿真结果可以看到
本锁相系统的控
制环路随即发生变化
由于本系
统中存在的延时环节及限幅等非线性环节
当锁相信号spll 的频
率接近被锁信号sig 的频率后
锁相环都将逐渐跟踪锁相上被锁信号锁相过程的局部跟踪特性同式(10)和(11)计
算出的自然频率n ω和阻尼系数ξ所确定的二阶系统的变化规律是相符的
0.010 0.012 0.014 0.016 t /s
3000
4000
500060007000 f /Hz PG =3PG =10
PG =5
sig
图7 当固定IG =25êy×????à?·μ?
?μ?ê?ú×ù·????ú??
Fig. 7 The simulated frequency tracking curve of
the DPLL (IG =25,PG =3,5,10)
0.010 0.015 0.020 0.025 0.030 t /s
3000
400050006000 f /Hz 7000锁相信号spll
被锁信号sig 图8 当PG =5
êy×????à?·μ??μ?ê
?ú×ù·????ú??
Fig. 8 The simulated frequency tracking curve of the
DPLL (PG =5, IG =25)
图8的仿真曲线反映了选定PG =5
è?1?±???D?o?sig 在0.012s 时刻从3kHz 跳变到
6kHz 此时的
锁相信号spll 的频率跟踪过程
在被锁信号sig 跳变到不同的频率时而
且当选定参数PG =5和IG =25时基本上在20个被锁信号周期以内
５ 结论
本文给出了基于比例积分控制的一种新型的全数字锁相环
易于采用数字逻辑实现
本文建立了该锁相环中的两个主要设计参数PG 和IG 与系统的自然频率n ω和阻尼系数ξ之间关系的数学描述
简化了数字锁相环的设计在所获得的增减脉冲信号中
第2期王秀和等
２００２１２ －２０
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收稿日期
作者简介
1967-博士博士生导师
电机设计专家系统等方面的研究
1978-硕士研究生
付大金主要从事特种电机的研究
责任编辑
王彦骏
上接第41页 Continued from page 41
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μ??è?¨?y·?????μ?òyè??ó?ìá????à?·μ?μ÷???ù?è
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A design of digital phase-locked loop已申
请中国发明专利
姜济荣
４６－５０．
收稿日期
作者简介
1976-男从事电工理论与新技术
俎云霄博士后
王赞基教授从事电工理论与新技术
通信信号处理的研究
责任编辑
王彦骏
一种新型的全数字锁相环
作者：庞浩， 俎云霄， 王赞基
作者单位：清华大学电机工程与应用电子技术系,北京,100084
刊名：
中国电机工程学报
英文刊名：PROCEEDINGS OF THE CHINESE SOCIETY FOR ELECTRICAL ENGINEERING
年，卷(期)：2003，23(2)
被引用次数：46次
参考文献(7条)
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相似文献(10条)
1.学位论文田超锁相环的理论研究与一种新型快速锁定锁相环电路的实现2007
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2.学位论文彭娟系统芯片中的全数字锁相环设计2006
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9.学位论文马蕴颖数字同步网三级时钟锁相环路研究与实现1998
该文对数字同步网三级时钟的锁相环路进行了研究.通常的锁相环路由有源模拟电路实现,但是由于元器件本身条件的限制,无法达到指标所要求的时间常数和各种模式.因此,该文设计了一种由单片机控制的锁相环路.环路的鉴相器由数字电路实现,单片机对相位差进行运算,所得数值D/A转换器转变为电压后,去控制压控振荡器.由于主要采用数字电路,环路可以控制得比较精确.而且由于使用了单片机,可以方便地对外部信号作出响应,从而在各种模式间进行转换,满足指标的要求.实验证明,该文所设计的锁相环路能够正常工作,即当参考频率在压控振荡器的频率范围内变化时,锁相环能够锁定参考频率.
10.期刊论文周红.陈晓东.ZHOU Hong.CHEN Xiaodong高频锁相环的可测性设计-现代电子技术2005,28(8)
边界扫描是数字电路常用的测试技术,基于IEEE1149.1标准的边界扫描技术对一款CMOS高频锁相环进行了可测性设计,该锁相环最高工作频率达GHz.详细讨论了最高输出频率、输出频率范围和锁定时间参数的测试方案,给出了详细的测试电路和测试方法.对应用该测试方案的锁相环电路增加测试电路前后的电路网表进行了Hspice仿真,仿真结果证明该方法能有效测量锁相环的参数,并且对原锁相环电路的功能影响很小.该测试方法可广泛用于高频锁相环的性能评测和生产测试.
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