FPGA的时钟频率同步原理研究与设计实现
引言
网络化运动控制是未来运动控制的发展趋势，随着高速加工技术的发展，对网络节点间的时间同步精度提出了更高的要求。如造纸机械，运行速度为1 500～1 800m／min，同步运行的电机之间1μs的时间同步误差将造成30 μm的运动误差。高速加工中心中加工速度为120 m／min 时，伺服电机之间1μs的时间同步误差，将造成2 μm的加工误差，影响了加工精度的提高。
分布式网络中节点的时钟通常是采用晶振+计数器的方式来实现，由于
晶振本身的精度以及稳定性问题，造成了时间运行的误差。时钟同步通常是选
定一个节点时钟作为主时钟，其他节点时钟作为从时钟。主节点周期性地通过
报文将主时钟时间发送给从节点，从节点接收到报文后，以主时钟为基准进行
延迟补偿，然后将计算出的新时钟值赋给从时钟。这种同步方法造成了从时钟
计数值的不连续，即会出现重复(从时钟晶振频率快于主时钟)或跳跃(从时钟晶
振频率慢于主时钟)，而且这种方法并没有从根本上解决时钟频率的不同步问题，因此要进一步提高同步精度很困难。本文研究了一种可对频率进行动态调整的
时钟，通过对时钟频率的动态修正，实现主从时钟频率的同步，进而实现时间
同步。
1 时钟同步原理
要实现两个时钟的同步，一是时钟的计数值要相同，二是计数增长速率
要相同。如图1 所示，设主时钟的频率为f，从时钟频率在Nn-1 到Nn 时间段
为fn-1，在Nn 到Nn+1 为fn，SyncDelay 为同步报文从主站到从站的延迟时间，可以通过延时测量帧采用往返法测量得到，从时钟要在Nn+1 时刻达到与主时
钟相等，那么有：