硕士学位论文
DDR SDRAM物理层的SSTL接口电路设计
SSTL INTERFACE CIRCUIT DESIGN OF
DDR SDRAM PHY
张海良
哈尔滨工业大学
2010年7月
国内图书分类号：TN432 学校代码：10213国际图书分类号：621.3.049.774 密级：公开
工学硕士学位论文
DDR SDRAM物理层的SSTL接口电路设计
硕士研究生 ：张海良
导 师 ：叶水驰教授
申请学位 ：工学硕士
学科 ：微电子学与固体电子学
所在单位 ：航天学院
答辩日期 ：2010年7月
授予学位单位 ：哈尔滨工业大学
Classified Index: TN432
U.D.C.: 621.3.049.774
Dissertation for the Master's Degree of Engineering
SSTL INTERFACE CIRCUIT DESIGN OF DDR
SDRAM PHY
Candidate：Hailiang Zhang
Supervisor：Prof. Shuichi Ye
Academic Degree Applied for：Master of Engineering Speciality：Microelectronics and Solid-State
Electronics
Affiliation：School of Astronautics
Date of Defence：July, 2010
Degree-Conferring-Institution：Harbin Institute of Technology
摘要
在当今的电子系统设计中，内存被使用的越来越多，并且对内存的要求也越来越高，要求DDR SDRAM的存取速度尽可能的快，容量尽可能的大。而DDR SDRAM接口电路设计技术是制约内存使用性能提高的关键，在目前市场上内核工作频率达到几个GHz的情况下，DDR SDRAM接口电路的工作频率却一般在几百MHz以下。接口电路己经成为集成电路快速发展的一个瓶颈。为了解决传统内存接口电路工作频率低的问题，出现了专用于内核和DDR SDRAM 之间的接口标准SSTL。本文基于0.13μm标准CMOS工艺，全订制设计了一款应用于内存控制器中，工作频率为400MHz物理层的SSTL接口电路。
本文首先介绍了课题背景、研究现状以及SSTL接口电路的相关理论。然后介绍了SSTL接口电路的设计。SSTL接口电路共分为两个部分：SSTL I/O Buffer和SSTL时序控制电路。SSTL I/O Buffer包括输入Buffer，输出Buffer和片内终端ODT。输入Buffer中设计了测试和静电保护电路，输出Buffer中采用电流驱动的方式提高了电路的工作频率和驱动能力，片内终端ODT可防止信号在输出端形成反射。SSTL时序控制电路包括数据通道和控制通道两个子模块，电路中采用对称匹配性设计提高了时序控制的准确度。另外，SSTL接口电路中输出供电电源和内部电路工作电源使用两种相互独立的电源，不仅避免了电源之间的串扰，而且降低了电路的功耗。最后，对SSTL接口电路进行了电路仿真、版图设计以及版图验证与后仿真，仿真结果表明电路在400MHz下，性能稳定，驱动能力达到SSTL标准中的要求，功耗较低。
关键词：DDR SDRAM；物理层；接口电路；SSTL
Abstract
The memory is used widely in modern electronic system design, and the access speed and capacity are also required to meet the needs of DDR SDRAM. The frequency of DDR SDRAM interface circuit is a few hundred MH Z as the inner-core operating frequency has reached several GHz, so the interface circuit technology has become a bottleneck in the rapid development of integrated circuits. In order to solve the problem, a SSTL standard between the DDR SDRAM and the inner-core has appeared. Based on 0.13μm standard CMOS technology, the SSTL interface circuit that the operating frequency is 400MH should be designed and used in memory controller.
First, this paper introduces the background and relevant theories of SSTL interface circuit, and then presents a SSTL interface circuit designs. The SSTL I/O buffer and SSTL timing control circuit are two parts of SSTL interface circuit. SSTL I/O buffer contains input buffer, output buffer and a terminal ODT. A test function and static electricity protection circuit are designed in the input buffer, and current drive mode is used to improve the circuit's operating frequency and drive capability of output buffer. In order to prevent the output signal reflection, a terminal ODT is integrated in the I/O buffer chip. SSTL timing control circuit contains two sub-modules which are the data and control ling channel, adoption of symmetry matching circuit design can improve the accuracy of timing control. Besides, the output and internal power supply circuit are separated, to avoid crosstalk between the power supplies and also reduce circuit power consumption. Finally, the results of SSTL interface circuit simulation and post-layout simulation show that the performance of our design is stable, and the driving ability can also meet the requirements of SSTL standard under 400MH with low power consumption.
Keywords: DDR SDRAM, physical layer, interface circuit, SSTL
目录
摘要 ............................................................................................................................ I Abstract.......................................................................................................................... I I
第1章绪论 (1)
1.1 课题背景 (1)
1.2 研究现状与进展 (2)
1.3 课题研究内容 (3)
1.4 论文的组织结构 (4)
第2章SSTL接口电路相关理论及技术研究 (6)
2.1 I/O Buffer基本理论 (6)
2.2 SSTL I/O Buffer原理 (7)
2.3 SSTL接口电路的噪声分析 (10)
2.4 本章小结 (13)
第3章SSTL I/O Buffer的电路设计 (14)
3.1 SSTL输入Buffer的电路设计 (14)
3.1.1 输入Buffer的设计方案 (14)
3.1.2 ESD输入保护电路设计 (15)
3.1.3 输入Buffer电路设计 (17)
3.1.4 SSTL输入Buffer电路仿真 (19)
3.2 SSTL输出Buffer的电路设计 (21)
3.2.1 输出Buffer的设计方案 (21)
3.2.2 输出Buffer电路设计 (22)
3.2.3 SSTL输出Buffer电路仿真 (25)
3.3 片内ODT电路设计 (28)
3.4 本章小结 (30)
第4章SSTL时序控制电路设计 (31)
4.1 数据通道模块的设计 (31)
4.2 控制模块的设计 (36)
4.3 本章小结 (38)
第5章版图设计与验证 (39)
5.1 版图设计技术及考虑的因素 (39)
5.2 SSTL I/O Buffer版图设计 (40)
5.3 SSTL时序控制版图设计 (42)
5.4 本章小结 (44)
结论 (45)
参考文献 (46)
攻读学位期间发表的学术论文 (50)
哈尔滨工业大学硕士学位论文原创性声明 (51)
哈尔滨工业大学硕士学位论文使用授权书 (51)
致谢 (52)
第1章绪论
1.1课题背景
内存是计算机的重要组成部分，内存作为计算机存储信息的装置，用于存放数据信息，这些数据信息可被随机取出供给计算机的其他部件。随着计算机CPU前端总线带宽的提高和高速局部总线的出现，CPU处理性能的快速提高对内存的性能要求也提出了更高的要求。面对处理器性能快速提升的趋势，设计和实现大容量高速读写的内存显得尤为重要。因此，近年来内存产品正经历着从小容量到大容量、从低速到高速的不断变化，在技术上方面出现了DRAM、SDRAM，以及DDR SDRAM(Double Date Rate SDRAM)。DDR SDRAM是建立在DRAM的基础之上，可以在时钟的双边沿，即上升沿和下降沿同时采集并传输数据，因此在时钟频率保持不变的情况下，DDR SDRAM可将速据传率提高到标准SDRAM的两倍。随着集成电路设计技术的不断提高，DDR SDRAM无论从工作电压、数据延迟，还是功耗和发热量上都有明显的降低，但是工作频率却有明显提高。
CPU处理器和内存之间的数据交换必须要经过内存控制器，内存控制器技术是影响处理器性能的一个重要环节。而内存控制器中的接口电路技术是内存控制器中的重要组成部分，决定了内存控制器的性能。内存控制器决定了计算机对内存容量、内存类型和速度、数据宽度和内存颗粒数据深度等参数的使用，也就是说内存控制器中SSTL接口电路影响了处理器的访问速度。与集成电路技术发展相比，内存控制器中的接口电路技术相对发展较慢，已经逐渐成为处理器系统性能的提高的瓶颈。和普通SDRAM的接口电路设计相比，DDR SDRAM接口电路的设计提出了更高的要求，其接口电路设计复杂度大幅度增加。为了解决DDR SDRAM接口电路的不足所带来的系统瓶颈问题，SSTL(Stub Series Terminated Logic)接口电路设计技术应运而生。
SSTL电路接口标准是JEDEC (电子工程设计发展联合会)所制定的标准。JEDEC制定了多个SSTL数据传输和接口技术标准来满足集成电路对高性能的追求。1996年8月制定了SSTL的第一个标准--EIA/JESD8-8[1](SSTL_3)，工作电压3.3V；2002年5月诞生了SSTL的第二个标准--EIA/JESD8-9[2](SSTL_2) ,工作电压为 2.5V；2003年9月诞生了SSTL的第三个标准--EIA/JESD79-2[3] (SSTL_18)，工作电压为 1.8V；2007年9月诞生了SSTL的第四个个标准--
EIA/JESD79-3(SSTL_15)，工作电压为1.5V。SSTL规定了开关特点和特殊的端接方案，它可获得高达数百兆赫兹的时钟频率，是高速内存接口的首选。另外，SSTL规定了输出供电电源的电压标准，但对于内部电路的工作电压却没有要求，为电路设计者提供了多种电压选择。
DDR SDRAM 物理层SSTL I/O接口支持并行、串行和突发读写，可快速允许或终止总线上的数据输入输出，还允许可编程设计ODT（On-Die Termination）即片内终端信号，用来控制信号在电路的终端被吸收掉，而不会在电路上形成反射，造成对后面信号的影响。与原有的控制与信号的终结在主板上完成不同，ODT在很大程度上减少了芯片在读取时的I/O功率消耗，还有助于提升内存提高读存取速度。
综上所述，设计高速的SSTL 接口电路是解决微处理器与内存之间通信瓶颈的关键手段。
1.2研究现状与进展
接口电路具有广泛的应用范围，比如在模拟电话系统、以太网、蓝牙和手机的无线通讯、电脑硬盘的读出电路、内存和CPU之间、不同的芯片之间等数据系统中。在接口电路中，数据传输率经历了从几Mbps到目前几百Mbps,甚至上千Mbps的提高过程。
接口电路的制造工艺经历了很大的变化，较早的工艺有双极型工艺，随着集成制造技术的发展出现了BICMOS工艺、GaAs工艺、CMOS模拟工艺以及CMOS数字工艺的发展。标准CMOS数字工艺是目前接口电路设计的主流工艺，设计方法相对模拟电路简单，有利于大规模电路设计。接口电路的速度越来越高，工作方式也越来越智能化，随着数字CMOS工艺兼容的制造工艺不断地提高而向前发展。
DDR SDRAM内存接口电路对驱动能力有着特殊要求，随着工作电压的逐步降低，驱动能力要求并没有太大的下降，这对集成电路设计者来说是一项挑战。近年来，国外对内存接口电路的研究无论是理论还是电路实现一直都没有停止过。目前国外著名的设计公司如Intel、IBM、AMD、SYNOPSYS等均掌握了核心的内存接口电路理论，并且其设计与制造工艺相对国内来说已经发展得比较成熟。比如SYNOPSYS公司于2006年设计的一款130G33内存接口电路，其时钟工作频率最高可达400MHZ，数据存取速率最高达到每引脚800Mb/s。AMD公司AM2处理器采用CPU集成内存接口技术，CPU和内存之间的数据传输不再需要经过北桥芯片，因此可以大大缩短CPU与内存之间的数
据交换周期，提高数据的传输率。这也是内存接口电路的另一个发展趋势。进几年来，新的更高内存接口的设计与研究发展在国外发展迅速，以满足现今内存高容量和越来越快的存取速率的要求。美国对接口电路的研究起步早，拥有一系列的专利，如Sang-joon Hwang等发明的集成电路内存SSTL输入缓冲和控制技术[5,6]。
国内目前对内存接口电路的研究还不是很多，大部分国内设计公司和制造商都是购买国外现有的接口电路产品，不仅成本高，而且可移植性差。一旦有新的设计任务时，不得不再次购买与新的设计要求相符合的接口电路技术。为了降低设计成本和提高产品在市场上的竞争力，近几年国内在内存接口方面也做了研究和实验[7]。郑州国家数字交换系统工程技术研究中心在2005年基于DDR控制器IP核来实现了内存接口设计与测试，主要应用在T比特路由器上。西安交通大学在2005年使用VHDL实现了SDRAM控制器的设计。国防科技大学在2005年计算机工程与工艺学术年会发表了一篇高速双终端SSTL输出设计的论文，阐述了SSTL接口电路的相关理论，在2008年，利用FPGA(现场可编程门阵列)设计实现了一种DDR内存控制器。2009年，中国科学院电子研究所，设计并实现了工作电压为2.5V，具有稳定占空比的高速SSTL_2 I/O缓冲器[8-10]。
国内内存接口电路的设计起步较晚，对于DDR SDRAM物理层的SSTL接口电路设计研究还不是很多，国内一些内存制造的代理厂商虽然具备生产能力，但是没有自己的研发技术，对外也没有相关的信息披露。内存接口电路设计技术的发展是制约我国高速微处理器产业发展的一个重要因素。SSTL接口电路的工作原理不是很复杂，但是设计高性能的接口电路并不是很容易，设计难度主要体现在速度、稳定性和较高的驱动能力等方面[11-13]。
国外知名的设计公司都有自己的高速内存接口电路的单元库，而且从国外处理器的高性能上以及市场上推出的内存产品来看，国外公司的内存接口电路性能是非常高的。但是我国对于内存接口电路的研究还不成熟，因而需要加大内存接口电路的研究力度，建立具有自主知识产权的内存接口电路的单元库。
1.3课题研究内容
本文采用标准CMOS工艺，在SSTL_18标准下(兼容SSTL_2标准)，完成DDR SDRAM 物理层的SSTL接口电路设计。工作频率范围在125MHz (250Mb/s) 到400MHz/(800Mb/s)，支持DDR2所具有的片内终止ODT特征。内存接口和控制解决方案如图1-1所示。
ADDR/CMD/CK To SDRAM
DQ/DQS To/From SDRAM
本课题设计内容
图1-1 DDR SDRAM 接口和控制解决方案
论文主要研究了SSTL 接口电路中SSTL I/O Buffer 和时序控制电路两部分的相关理论和设计技术，详细分析了SSTL 电平标准和工作机制，设计具有低电压摆幅，低功耗，驱动能力强以及工作速度快的高性能电路。在SSTL 相关理论研究的基础上，采用0.13μm 标准CMOS 工艺设计，完成SSTL I/O Buffer 中输入Buffer ，输出Buffer 以及片内终端ODT 的电路设计。I/O Buffer 电路不仅驱动能力要求满足SSTL 标准，而且片内终端ODT 可以防止信号在输出端形成反射。在对内存接口电路时序分析的基础上，设计SSTL 时序控制电路中的两个子模块：数据通道和控制模块。最后使用Cadence 工具对电路进行仿真和版图设计与验证，以及Hspice 版图后仿真，使其满足SSTL 接口电路的性能指标。
1.4 论文的组织结构
论文各部分组织结构如下。
第一章为绪论部分，主要介绍课题的背景，目前国内外主要的研究方向以及研究现状。
第二章为SSTL 接口电路相关理论：介绍了SSTL 电平标准，指出了传统I/O Buffer 的不足，重点分析了SSTL I/O Buffer 的特点和工作机制以及SSTL 接口的噪声问题，并提出了解决方案。
第三章为高性能的SSTL I/O Buffer 电路设计。详细介绍了SSTL 输入输出Buffer 电路设计，并对电路进行了Spectre 仿真验证，另外对片内终端ODT 也作了介绍。
第四章为时序控制电路设计。主要完成了SSTL接口电路中数据通道ITSD 和控制通道ITSC的电路设计，并进行了功能分析和仿真验证。
第五章为SSTL接口电路版图设计。在分析版图设计技术的基础上，设计了SSTL I/O Buffer和时序控制电路的版图，并进行了版图验证与Hspice后仿真。
第2章SSTL接口电路相关理论及技术研究
2.1I/O Buffer基本理论
在数字电路中，用0和1来表示特定范围的高低电平，CMOS数字逻辑标准在数字电路发展的早期，经常被采用，下面将首先介绍数字逻辑信号之中经常用到的专业术语。
门限电压(V TH)，是指高或低两种逻辑状态转换的电压阈值。在逻辑器件中，当所加信号电压高于V TH时为逻辑高“1”，反之则为逻辑低“0”，通常设计时会使V TH为电源电压的一半。
输出高电平(V OH)和输出低电平(V OL)，分别为逻辑器件输出高电平的下限和输出低电平的上限。通常在V OH和V OL之间留有一定的电压缓冲区，当外来电压信号干扰时，在缓冲区范围内不会对逻辑状态造成错误识别。
输入高电平(V IH)和输入低电平(V IL)，分别为输入高电平的下限和输入低电平的上限。在系统设计中，前后逻辑器件的输出输入必须满足上一个器件输出和下一个器件输入的条件，即V OH>V IH、V OL 在CMOS集成电路中，一般可以用两级反相器做缓冲器，如图2-1所示。 图2-1 两级反相器驱动电路示意图 二极管起到ESD(Electro Static Discharge)保护作用，反相器MP1和MN1用来驱动传输线。工作速度和驱动能力可通过晶体管宽长来调整，提高输出驱动管MN1和MP1宽长比，可以提高反相器的驱动能力。但是，增大管子尺寸会增加器件自身栅衬电容、栅源电容和栅漏电容，因而需要增加一级或多级预驱动管。另外，第一级反相器作为缓冲器使用时还兼有电平转换的功能。 地弹噪声(ground bounce)和反射噪声是系统噪声两个主要方面。如图2-2所示，反相器MP1和MP2同时导通的瞬间，电路具有瞬时放大作用，产生一个变化较快的短路电流，由于电源到地路径上的阻抗作用，将产生一个电压压降，而这个压降降低了MOS管的有效电压供给，也就是说减少了电路噪声容限，我们把这个电压称之为地弹噪声。当输出信号Out沿传输线传播时，传输线阻抗不匹配时会导致信号反射，对信号产生干扰，称之为反射噪声。集成电路芯片设计与板级电路设计往往是分开进行的，在阻抗匹配上很难做到一致，设计片内终端ODT可很好的解决这一问题。 V V DD+V V 图2-2 N管和P管瞬态导通示意图 2.2SSTL I/O Buffer原理 SSTL I/O Buffer是SSTL接口电路的重要组成部分，是芯片中与外部电路接口的电路模块。对于不同的接口，需要有支持相应标准的I/O缓冲器。支持DDR SDRAM接口的芯片的I/O缓冲器需要满足SSTL协议标准的输入逻辑电平和输出驱动电流等。 SSTL是为实现电压扩展和与工艺无关的I/O结构而开发的，是一种与工艺无关的数字集成电路接口标准。最主要的应用是可以用于微处理器与SDRAM 之间的高速时钟输入和数据的高速存储读写。此标准结构可以根据SSTL实际需求设计成单端输入输出和差分输入输出的形式，以供设计者灵活选择。SSTL 协议标准不指明器件的供电电压，是一个与工艺无关的I/O标准，这可以扩展其应用范围。SSTL_2协议中规定的逻辑电压范围是0到2.5V，SSTL_18协议中规定的逻辑电压范围是0到1.8V，这使得输出功耗降低，电磁干扰下降，输出速度更快。在SSTL接口电路中，参考电压V REF由片外提供，V REF和供电电压V DDQ的使用，使得电路设计者在优化电路性能上更具有灵活性。 SSTL I/O Buffer 的一个电路结构如图2-3所示。不同的SSTL 协议中规定了负载结构和供电电压V DDQ 的不同，图中给出的是SSTL_18和SSTL_2 Class I 所规定的单端输入输出结构和在板级进行阻抗匹配的接收端端接。表2-1和表2-2分别列出了两种不同协议下的单端输入输出电平标准。SSTL 电路中一般有四个电压：SSTL 核心电路供电电压V DD 、输出buffer 的输出供电电压V DDQ ，输入buffer 的输入参考电压V REF 和芯片外接电阻的上拉电压V TT 。根据电路结构的不同，V TT 与V REF 可以相等，也可以不等。 SSTL 不同的协议中规定的供电电压V DDQ 和负载不同，对核心电路的电压V DD 却没有明确规定，因此在设计SSTL 接口电路时，可根据实际需要确定V DD 值。SSTL I/O Buffer 设计以SSTL_18标准为主，同时兼容SSTL_2标准，供电电压V DDQ 有1.8V(SSTL_18)和2.5V(SSTL_2)两种电压选择。需要注意的是，由于SSTL 不同的协议中规定的匹配阻抗不一致，可将匹配电阻集成到电路中，提供多种阻值选择，可降低板级电路设计的复杂度。 表2-1 SSTL_18电平标准 V DDQ V REF V TT V IH V IL V OH V OL I OH I OL 符号 最小值典型值最大值单位1.7 1.8 1.9V 833900969mV V REF -40V REF V REF +40mV mV mV mV mV mA mA V REF +125V DDQ +300-300V REF -125V DDQ -300300-13.413.4 表2-2 SSTL_2 Class I 电平标准 V DDQ V REF V TT V IH V IL V OH V OL I OH I OL 符号 最小值典型值最大值单位2.3 2.5 2.7V 1.13 1.25 1.38V V REF -0.04V REF V REF +0.04V V V V V mA mA V REF +0.15V DDQ +0.3-0.3V REF -0.15V DDQ -0.650.65-8.18.1 SSTL 标准中对直流和交流的逻辑标准也做了定义，可对电路的性能进行优化，SSTL_2 Class I 中定义的输入参数如图2-4所示。设计性能较好的接收器时需要在交流和直流电平留有一定的电压余量，可根据实际需要确定具体数值。电路工作时，信号波形中通常都含有一定数量的振铃，当输入超过了定义的交流阈值点一段时间后，接收器的状态就会发生翻转，但是只要输入保持在定义的直流阈值以上，状态就不会发生变化。这有利于系统设计者对整个系统性能进行优化。 图2-4 SSTL_2 Class I 输入参数 对I/O 电路来说噪声容限非常重要，高噪声容限NM H 和低噪声容限NM L 的定义如下：OL IL L V V NM ?=，IH OH H V V NM ?=。 噪声容限[14,15]是指输入输出Buffer 相互连接时，前级电路所允许产生的最大噪声能够保证后级电路有效识别，而不会发生逻辑状态翻转出错所能容忍的程度。SSTL 电平标准的噪声容限由驱动器的输出电源V DDQ 和接收器的参考电压V REF 所决定，这是因为输出的高电平和低电平均与这两个参数有关。根据表 2-1和表2-2中的数据就可以计算出相应的噪声容限。计算时，用直流来确定电路的逻辑状态，通过调整V REF，可获取最佳的噪声容限。 2.3SSTL接口电路的噪声分析 噪声是影响电路性能的一个重要因素，SSTL接口电路内部噪声、衬底噪声、电源和地噪声等均会对信号产生干扰。大多数现代CMOS工艺对P型衬底采用重掺杂的方法来减少发生闩锁效应的敏感度。一般干扰信号的大小与引入器件的尺寸成正比，如果使用大尺寸晶体管组成的反相器来驱动负载，噪声干扰可能就会比较大。在设计时，可将电源线和地线进行屏蔽且设计相应的保护电路能，能有效减少噪声信号对电路的干扰。 噪声的种类很多，如高斯噪声、电阻热噪声等。一般来讲，随着噪声数目的增加，衬底耦合问题愈发变得显著。影响SSTL接口电路的一个主要方面是衬底噪声。衬底噪声的来源有两类：电源跳动和耦合。 电源跳动，在MOS组成的反相器输出缓冲器中，当出现NMOS或PMOS 导通时，如果驱动容性负载，则会有电流通过，经过电源线产生的压降对电源或地产生影响，进而产生噪声。 耦合，MOS管的源漏极与衬底之间存在寄生电容，电源线以及高频的时钟线和衬底之间也会产生寄生电容，这些均可以导致耦合的产生。 电路中噪声的主要来源是电源噪声和地弹噪声。电源(地)直接跟阱和衬底连接在一起，电源(地)噪声不仅能直接传递给衬底(阱)，而且还使晶体管的工作曲线发生改变。晶体管跨导受体效应的影响，在衬底电平改变时会发生变化，从而使晶体管的等效电阻R随噪声发生变化。同时，衬底噪声[16]还会通过电源跳动和耦合叠加到周围信号线中。噪声在电路中不可能完全消除，只能尽可能减小它的不利影响。 衬底耦合问题会随着噪声源数目的增加而变得更加显著。在一个模数混合电路设计系统中，大量的逻辑门会向衬底注入噪声，特别是在时钟发生跳变的过程中，在衬底电势中会引起几百毫伏的扰动。由于在输出Buffer中，常常因为要达到一定驱动能力而采用尺寸相对较大的晶体管，从而使衬底噪声影响变得比较明显。为了减小衬底噪声的影响，通常可以采用数字信号、精密电路与时钟采用互补形式分布，以减小净耦合噪声。同时模拟电路的工作时间尽量避开时钟跳变时刻。 衬底耦合产生的噪声往往最简单有效地方法就是将敏感模块隔离，如图2-5所示，可以采用“保护环”(GuardRing)进行隔离，也可采用成本较高的SOI衬 底。保护环通常使用衬底保护环和N 阱保护环共同保护敏感电路，可以为衬底产生的电荷提供较低的到地阻抗。在集成电路制造工艺中，N 阱往往注入较深，进而可以阻止噪声电流在表面流动，以达到增强保护环作用的目的。在设计中也可以采用全差分结构，提高电源稳定性等方法来降低噪声对电路的影响。 N 阱 传输线效应[17]是内存接口电路中噪声的另外一个重要来源，传输线反射、电磁耦合和串扰等都是属于传输线效应的，这也是限制SSTL 接口工作速度的一个重要因素。信号传输时，会受传输线效应的影响而发生变化，在源端与负载端进行阻抗匹配可以降低或避免这种效应的影响。当阻抗匹配不当时，就会在信号的终端形成反射，传输线上存在过度的电容和电感还会引起信号振铃。图2-6是由传输线效应而导致的信号波形畸变，如果噪声相对信号过大，超过下级逻辑门的阈值，可能会导致逻辑门发生错误的状态翻转。对电路进行正确的端接可以避免传输线效应。 0V in t 图2-6 传输线效应引起的信号波形畸变 对于本文所采用的单端接口电路设计，采用以下几种方法来改善噪声对电路性能的影响。 第一，在电源和地之间使用滤波电容。采用电源地之间加滤波电容的办 法，可以有效的去除耦合在电源地上的高频噪声。其原理就是电容的等效电导G和电路工作频率与寄生电容的乘积fC成正比，在低频时电导几乎为零，但在高频时电导却很大，单个电容相当于一个高通滤波器。由于正常的电源供电是低频的，因而对电源无任何影响。在高速芯片设计中，常在片外和片内的电源和地之间增加滤波电容。但是电容在芯片设计时版图面积比较大，可适当采用MOS管电容，有利于工艺集成。 第二，设计控制电路抑制电源噪声。在设计当中采用合适的电路结构可以很大程度的降低电源的噪声，因而大多集成电路设计中经常采用这种方式。下面以一个简单的例子来说明控制电路对噪声的控制，如图2-7所示。 V REF 图2-7 用反馈电路消除电源噪声 在内存接口电路中参考电压V REF是由专门的电路产生，这样可保证参考电压V REF不受噪声干扰。V DDQ是电路正常工作的供电电源，一般工作电压V DDQ 较低，容易受到内外环境的干扰而产生噪声。V REF独立于内部电路供电电源V DDQ，并且无噪声干扰。假设V DDQ上耦合一个正的噪声电压，则V DDQ>V REF，比较器输出高电平，这时N管开启，迅速放电将V DDQ拉回参考电平，形成负反馈；反之，V DDQ上耦合一个负的噪声电压，则V DDQ 第三，采用内建终端电阻(ODT)，能够减少DDR SDRAM数据传输线终端反射信号。传输线反射是影响电路工作速度的一个重要原因。如果要消除传输线的反射，需要驱动电路和传输线进行阻抗匹配。阻抗匹配可分为片内匹配和 片外板级匹配两种，但片外阻抗匹配不仅成本高，而且效果也不是很理想[18,19]。本文采用片内阻抗匹配的方法，可以大大提高SSTL接口的工作速度，但是这会增加了电路设计的复杂性。由于在SSTL接口规定了特定的片外阻抗标准，因此在电路设计时只需要根据所需要的阻值进行片内阻抗匹配即可。片内终端ODT在芯片内部连接方式如图2-8所示。 图2-8 片内终端ODT 连接方式 假设整个SSTL接口输出的阻抗为Z0，外部传输线的阻抗为R S。SSTL接口输出的阻抗Z0由两部分组成：驱动电路的等效阻抗R0和片内终端ODT匹配阻抗R SEL。片内匹配电阻的阻值可以预先设定，对DDR SDRAM来说一般分为50欧姆，75欧姆和150欧姆三种，可以适应不同的PCB阻抗及存储器配置。匹配电阻可以通过RTT<0>和RTT<1>的不同取值，控制与电阻相连的MOS管的导通与关闭，实现不同的控制状态，从而保证SSTL接口的输出阻抗Z0与片外传输线的阻抗R S匹配。对于阻抗不匹配时，电路的输出就会发生变化。因此，可根据SSTL标准所规定的片外阻抗大小来设定ODT的输出阻抗[20]。2.4本章小结 本章首先介绍了SSTL接口电路工作的基本理论。介绍了数字电路中门限电压和输出高低电平等基本概念，指出了传统Buffer的不足之处，重点介绍了SSTL电平标准和在SSTL标准下SSTL I/O Buffer的工作原理。对SSTL电路的噪声容限以及影响SSTL接口电路性能的一个重要因素—噪声问题作了详细分析，并提出了一些解决方案。为后章节针对性的设计打下基础。 PCI-Express总线的接口电路设计 王福泽 (天津工业大学) 一、 课题背景 计算机I/O技术在高性能计算发展中始终是一个关键技术。其技术特性决定 了计算机I/O的处理能力，进而决定了计算机的整体性能以及应用环境。从根本 上来说，无论现在还是将来，I/O技术都将制约着计算机技术的应用与发展，尤 其在高端计算领域。近年来随着高端计算市场的日益活跃，高性能I/O技术之争 也愈演愈烈。当计算机运算处理能力与总线数据传输速度的矛盾日益突出时，新 的总线技术便应运而生。在过去的十几年间，PCI(Peripheral component Interconnect)总线是成功的，它的平行总线执行机制现在看来依然具有很高的 先进性，但其带宽却早已露出疲态。PCI总线分有六种规格(表1所示)，能提供133MBps到2131MBps的数据传输速率，而对于现有高性能产品例如万兆以太网 或者光纤通信，传统的PCI的数据传输速率早已入不敷出[4]。 表1 PCI总线六种规格 总线类型 总线形式 时钟频率 峰值带宽 每条总线上板卡插槽数 PCI32位 并行 33MHz 133MB/s 4-5 PCI32位 并行 66MHz 266MB/s 1-2 PCI-X 32位 并行 66MHz 266MB/s 4 PCI-X 32位 并行 133MHz 533MB/s 1-2 PCI-X 32位 并行 266MHz 1066MB/s 1 PCI-X 32位 并行 533MHz 2131MB/s 1 对于64位总线实现，上述所有带宽加倍 对于64位总线实现，上述所有带宽加倍仔细分析传统的PCI信号技术，可 发现并行式总线已逐渐走近其性能的极限，该种总线已经无法轻易地提升频率或 降低电压以提高数据传输率：其时钟和数据的同步传输方式受到信号偏移及PCB 布局的限制。高速串行总线的提出，成功的解决了这些问题，其代表应用就是PCI Express。PCI Express采用的串行方式，并且真正使用“电压差分传输” 即是两条信号线，以相互间的电压差作为逻辑“0”，“1”的表示，以此方式传输 可以将传输频率作极高的提升,使信号容易读取，噪声影响降低。由于是差分传输，所以每两条信号线才能单向传送1比特，即一根信号线为正、另一根信号线 为负，发送互为反相的信号，每一个“1比特”的两条信号线称为一个差分对。 按PCI Express技术规范规定，一个差分对的传输速率为2.5Gbps。实际使用中， 二○一二～二○一三学年第二学期 信息科学与工程学院 课程设计报告书 课程名称：通信电子电路课程设计 班级：电子信息工程（DB）2010级 2班小组成员：田雨晴 201012135045 张泽玮 201012135072 刘放 201012135074 吴尧 200912135103 指导教师：李文翔 学时学分： 1周 1学分 二○一三年二月 目录 一、设计目的 (3) 二、设计内容 (3) 三、设计原理与过程 (3) 3.1、原理 (3) 3.2、确定电路形式设置静态工作点 (4) 3.3、计算主振回路元件值 (5) 3.4、设置静态工作点 (5) 3.5、计算调频电路元件值 (6) 3.6、计算调制信号的幅度 (7) 四、安装与调试过程 (7) 4.1、安装要点 (7) 4.3、测试点选择 (8) 4.3、调试方法 (8) 五、心得体会 (8) 六、任务分配 (9) 一．设计目的 通过上个学期的通信电子电路的学习，我们以小组为单位展开LC 震荡电路的设计工作。通过此次课程设计，锻炼我们的团队合作，收集资料，软件使用，理论计算等各方面的能力，让我们的综合素质进一步提高。 二．设计内容 题目一 LC 高频振荡器与变容二极管调频电路设计 已知条件 +Vcc=12V ，高频三极管3DGG100，变容二极管2CCIC 。 性能指标 主振频率MHz 5f 0=，频率稳定度400/510/f f -?≤?小时，主振级的输出电压1V o V ≥，最大频偏kHz 10m =?f 报告要求 给出详细的原理分析，计算步骤，电路图和结果分析。 仪器设备 函数信号发生器/计数器EE1641B 调制度测量仪HP8901A 高频信号发生器HP8640B 超高频毫伏表DA - 36A 双踪示波器COS5020 无感起子数字万用表UT2003 高频Q 表 环形铁氧体高频变压器 三.设计原理与过程 3.1原理 振荡器主要分为RC ，LC 振荡器和晶体振荡器。其中电容器和电感器组成的LC 回路，通过电场能和磁场能的相互转换产程自由振荡。要维持振荡还要有具有正反馈的放大电路，LC 振荡器又分为变压器耦合式和三点式振荡器，现在很多应用石英晶体的石英晶体振荡器 ，还有用集成运放组成的LC 振荡器。 振荡器的作用主要是将直流电变交流电.它有很多用途.在无线电广播和通信设备中产生电磁波.在微机中产生时钟信号.在稳压电路中产生高频交流电.。 静态工作点的确定直接影响着电路的工作状态和振荡波形的好坏。由于振荡 以太网EMC接口电路设计及PCB设计 我们现今使用的网络接口均为以太网接口，目前大部分处理器都支持以太网口。目前以太网按照速率主要包括10M、10/100M、1000M三种接口，10M应用已经很少，基本为10/100M所代替。目前我司产品的以太网接口类型主要采用双绞线的RJ45接口，且基本应用于工控领域，因工控领域的特殊性，所以我们对以太网的器件选型以及PCB设计相当考究。从硬件的角度看，以太网接口电路主要由MAC（Media Access Controlleroler）控制和物理层接口（Physical Layer，PHY）两大部分构成。大部分处理器内部包含了以太网MAC控制，但并不提供物理层接口，故需外接一片物理芯片以提供以太网的接入通道。面对如此复杂的接口电路，相信各位硬件工程师们都想知道该硬件电路如何在PCB上实现。 下图1以太网的典型应用。我们的PCB设计基本是按照这个框图来布局布线，下面我们就以这个框图详解以太网有关的布局布线要点。 图1 以太网典型应用 1.图2网口变压器没有集成在网口连接器里的参考电路PCB布局、布线图，下面就以图2介绍以太网电路的布局、布线需注意的要点。 图2 变压器没有集成在网口连接器的电路PCB布局、布线参考 a)RJ45和变压器之间的距离尽可能的短，晶振远离接口、PCB边缘和其他的高频设备、走线或磁性元件周围，PHY层芯片和变压器之间的距离尽可能短，但有时为了 顾全整体布局，这一点可能比较难满足，但他们之间的距离最大约10~12cm，器件布局的原则是通常按照信号流向放置，切不可绕来绕去； b)PHY层芯片的电源滤波按照要芯片要求设计，通常每个电源端都需放置一个退耦电容，他们可以为信号提供一个低阻抗通路，减小电源和地平面间的谐振，为了让电容起到去耦和旁路的作用，故要保证退耦和旁路电容由电容、走线、过孔、焊盘组成的环路面积尽量小，保证引线电感尽量小； c)网口变压器PHY层芯片侧中心抽头对地的滤波电容要尽量靠近变压器管脚，保证引线最短，分布电感最小； d)网口变压器接口侧的共模电阻和高压电容靠近中心抽头放置，走线短而粗（≥15mil）； e)变压器的两边需要割地：即RJ45连接座和变压器的次级线圈用单独的隔离地，隔离区域100mil以上，且在这个隔离区域下没有电源和地层存在。这样做分割处理，就是为了达到初、次级的隔离，控制源端的干扰通过参考平面耦合到次级； f)指示灯的电源线和驱动信号线相邻走线，尽量减小环路面积。指示灯和差分线要进行必要的隔离，两者要保证足够的距离，如有空间可用GND隔开； g)用于连接GND和PGND的电阻及电容需放置地分割区域。 2.以太网的信号线是以差分对（Rx±、Tx±）的形式存在，差分线具有很强共模抑制能力，抗干扰能力强，但是如果布线不当，将会带来严重的信号完整性问题。下面我们来一一介绍差分线的处理要点： a)优先绘制Rx±、Tx±差分对，尽量保持差分对平行、等长、短距，避免过孔、交叉。由于管脚分布、过孔、以及走线空间等因素存在使得差分线长易不匹配，时序会发生偏移，还会引入共模干扰，降低信号质量。所以，相应的要对差分对不匹配的情况作出补偿，使其线长匹配，长度差通常控制在5mil以内，补偿原则是哪里出现长度差补偿哪里； b)当速度要求高时需对Rx±、Tx±差分对进行阻抗控制，通常阻抗控制在100Ω±10%； c)差分信号终端电阻（49.9Ω，有的PHY层芯片可能没有）必须靠近PHY层芯片的Rx±、Tx±管脚放置，这样能更好的消除通信电缆中的信号反射，此电阻有些接电源，有些通过电容接地，这是由PHY芯片决定的； d)差分线对上的滤波电容必须对称放置，否则差模可能转成共模，带来共模噪声，且其走线时不能有stub ，这样才能对高频噪声有良好的抑制能力。 通信电子电路课程设计 通信电子电路 课程设计报告 目录 1.课程设计目的 2.无线调频系统的发展背景及应用领域 3.无限发射机和接收机原理框图 4.调频接收系统技术指标 1.工作频率范围 2.灵敏度 3.选择新 4.频率特性 5.输出功率 5.调频接收系统各部分电路形式分析 1.输入回路 2.高频放大电路 3.混频电路 4.中频放大电路 5.鉴频电路 6.低频放大电路 7.整体电路图 6.设计总结 7.元件清单 8.参考资料 课程设计目的: 无线发射与接收设备是电子通信线路的综合应用,是现代化通信系统,广播与电视系统,无线安全防范系统,无线遥控和遥测系统等必不可少的设备,本次课程设计达到以下目的: 1.进一步认识无线发射与接收系统(基本工作原理) 2.掌握调频无线接收系统的设计(单元电路整合,完成整体电路结构设计). 无线调频系统的发展背景及应用领域 通过查阅资料和在图书馆的一些书籍,当前的无线调频系统主要用于广播电台行业和临床医学,例如助听器.现在我们生活中的所有广播,音乐设备几乎都和无线调频系统有关,他们在无时不刻影响着我们的生活并改善我们的生活. 调频接收机组成及工作原理 图3-1 调频接收机的组成 天线接受到的高频信号，经输入调谐回路选频为f1，再经高频放大级放大进入混频级。本机振荡器输出的另一高频 f2亦进入混频级，则混频级的输出为含有f1、f2、（f1+f2）、（f2-f1）等频率分量的信号。混频级的输出接调频回路选出中频信号（f2-f1），再经中频放大器放大，获得足够高增益，然后鉴频器解调出低频调制信号，由低频功放级放大。由于天线接收到的高频信号经过混频成为固定的中频，再加以放大，因此接收 机的灵敏度较高 选择性较好，性能也比较稳定. 调频接收机的主要技术指标 1．工作频率范围 接收机可以接受到的无线电波的频率范围 常见串口接口电路设计集锦 六种常用串口接口电路1、并口接口(分立元件) 适用于Windows 95/98/Me 操作系统。这个电路与FMS 随软件提供的电路比多了一个200K 的电阻，这个主要是为了与JR 的摇控器连接，因为JR 的摇控器教练口好象是集电极开路设计的，需要加一只上拉电阻才能正常工作。 不过电路还是满简单的，用的元件也很少，很适合无线电水平不太高的朋友们 制作，只是不能用于Win2000/XP 上有点让人遗憾。 2、串口接口(分立元件)字串5 适用于Windows 95/98/Me 操作系统，电路也不是很复杂，当然元件比并口电路多了一些，而且串口的外壳比并口小很多，如何把这些元件都放到小 小的外壳里免不了要大家好好考虑一下了。当做体积小也是它的最大的优点， 而且不用占用电脑并口，因为现在还有一些打印机还是要用并口的。缺点同样 是不支持Win2000/XP。 3、串行PIC 接口(使用PIC12C508 单片机)字串9 适用于Windows 95/98/Me/2000/XP 操作系统。电路简单，只是用到MicroChip 公司的PIC12C508 型单片机，免不了要用到编程器向芯片里写程序了，这个东西一般朋友可能没有，不过大多卖单片机的地方都有编程器，你只 要拿张软盘把需要用的HEX 文件拷去让老板帮你写就可以了。这个接口最大 的优点就是支Win2000/XP 操作系统，还可以用PPJOY 这个软件来用摇控器虚拟游戏控制器玩电脑游戏。 4、25 针串行PIC 接口(使用PIC12C508 单片机) 适用于Windows 95/98/Me/2000/XP 操作系统。电路同9 针的接口基本一样，只不过是接25 针串口的，现在用的不是很多了。 IEEE.802.15.4网络协议栈及物理层 IEEE 802.15.4网络协议栈基于开放系统互连模型（OSI），如图5-4所示，每一层都；实现一部分通信功能，并向高层提供服务。 IEEE 802.15.4标准只定义了PHY层和数据链路层的MAC子层。PHY层由射频收发器以及底层的控制模块构成。MAC子层为高层访问物理信道提供点到点通信的服务接口。 MAC子层以上的几个层次，包括特定服务的聚合子层（service specific convergence sublayer, SSCS），链路控制子层（logical link control , LLC）等，只是IEEE 802.15.4标准可能的上层协议，并不在IEEE 802.15.4标准的定义范围之内。SSCS为IEEE 802.15.4的MAC层接入IEEE 802.2标准中定义的LLC子层提供聚合服务。LLC子层可以使用SSCS的服务接口访问IEEE 802.15.4网络，为应用层提供链路层服务。 5.3.1物理层 物理层定义了物理无线信道和MAC子层之间的接口，提供物理层数据服务和物理层管理服务。物理层数据服务从无线物理信道上收发数据，物理层管理服务维护一个由物理层相关数据组成的数据库。 物理层数据服务包括以下五方面的功能： （1）激活和休眠射频收发器； （2）信道能量检测（energy detect）； （3）检测接收数据包的链路质量指示（link quality indication , LQI）； （4）空闲信道评估（clear channel assessment, CCA）； （5）收发数据。 信道能量检测为网络层提供信道选择依据。它主要测量目标信道中接收信号的功率强度，由于这个检测本身不进行解码操作，所以检测结果是有效信号功率和噪声信号功率之和。 链路质量指示为网络层或应用层提供接收数据帧时无线信号的强度和质量信息，与信道能量检测不同的是，它要对信号进行解码，生成的是一个信噪比指标。这个信噪比指标和物理层数据单元一道提交给上层处理。 空闲信道评估判断信道是否空闲。IEEE 802.15.4定义了三种空闲信道评估模式：第一种简单判断信道的信号能量，当信号能量低于某一门限值就认为信道空闲；第二种是通过判断无线信号的特征，这个特征主要包括两方面，即扩频信号特征和载波频率；第三种模式是前两种模式的综合，同时检测信号强度和信号特征，给出信道空闲判断。 1.物理层的载波调制 2008年10月第10期电子测试 EL ECTRONIC TEST Oct.2008No.10 数字信号光耦合器应用电路设计 田德恒 (莱芜职业技术学院信息工程系 莱芜 271100) 摘 要:较强的输入信号可直接驱动光耦的发光二极管,较弱的则需放大后才能驱动光耦。在光耦光敏三极管的集电极或发射极直接接负载电阻即可满足较小的负载要求;在光耦光敏三极管的发射极加三极管放大驱动,通过两只光电耦合器构成的推挽式电路以及通过增加光敏三极管基极正反馈,既达到较强的负载能力,提高了功率接口的抗干扰能力,克服了光耦的输出功率不足的缺点,又提高光耦的开关速度,克服了由于光耦自身存在的分布电容,对传输速度造成影响。最后给出了光耦合器在数字电路中应用示例。关键词:数字信号;光电耦合器;输入电路;输出电路中图分类号:TP211 文献标识码:B Applied circuit design of optoelect ronic coupler to t he digital signal Tian Deheng (Dept of Information Engineering ,Lai Wu Vocational College ,Laiwu 271100,China ) Abstract :The light 2emitting diode of optocoupler can be directly drived by stro nger inp ut sig 2nals ,t he weaker t he inp ut signal can be enlarged before driving optocoupler.Connecting direct 2ly load resistance wit h t he collector or emitter of p hotot ransistor to meet smaller load require 2ment s ;drover by t he amplifier triode on t he emitter of p hotot ransistor ,p ush 2p ull circuit s con 2sisting of two optocoupler as well as positive feedback added to base of t he p hotot ransistor not o nly achieve st rong load capacity and enhance t he power of t he interface anti 2jamming capabili 2ty ,but also overcome t he shortcomings of t he scant outp ut power ,increase t he switching speed ,overcome effect on t he speed of t he t ransmission due to t he distribution of capacitance.Finally ,t he application example of t he optocoupler in t he digital circuit is given.K eyw ords :digital signal ;optoelect ronic coupler ;inp ut circuit ;outp ut circuit 0 引 言 光电耦合器是一种把发光元件和光敏元件封 装在同一壳体内,中间通过“电2光2电”转换来传输 电信号的半导体光电子器件。光耦合器的主要优点是单向传输信号,输入端与输出端完全实现了电气隔离,抗干扰能力强,使用寿命长,传输效率高。它广泛用于电平转换、信号隔离、级间隔离、开关电 U S B2.0接口E M C设计方案一、接口概述 USB?通用串行总线（英文：Universal?Serial?Bus，简称USB）是连接外部装置的一个串口汇流排标准，在计算机上使用广泛，但也可以用在机顶盒和游戏机上，补充标准On-The-Go（?OTG）使其能够用于在便携装置之间直接交换资料。USB接口的电磁兼容性能关系到设备稳定行与数据传输的准确性，赛盛技术应用电磁兼容设计平台（EDP）软件从接口原理图、结构设计，线缆设计三个方面来设计USB2.0接口的EMC设计方案 二、接口电路原理图的EMC设计 本方案由电磁兼容设计平台（EDP）软件自动生成 1. USB 2.0接口防静电设计 图1 USB 2.0接口防静电设计 接口电路设计概述： 本方案从EMC原理上，进行了相关的抑制干扰和抗敏感度的设计；从设计层次解决EMC问题。 电路EMC设计说明： （1） 电路滤波设计要点： L1为共模滤波电感，用于滤除差分信号上的共模干扰； L2为滤波磁珠，用于滤除为电源上的干扰； C1、C2为电源滤波电容，滤除电源上的干扰。 L1共模电感阻抗选择范围为60Ω/100MHz ~120Ω/100MHz，典型值选取90Ω/100MHz； L2磁珠阻抗范围为100Ω/100MHz ~1000Ω/100MHz，典型值选取600Ω/100MHz ；磁珠在选取时通流量应符合电路电流的要求，磁珠推荐使用电源用磁珠； C1、C2两个电容在取值时要相差100倍，典型值为10uF、0.1uF；小电容用滤除电源上的高频干扰，大电容用于滤除电源线上的纹波干扰； C3为接口地和数字地之间的跨接电容，典型取值为1000pF，耐压要求达到2KV以上，C3容值可根据测试情况进行调整； （2）电路防护设计要点 D1、D2和D3组成USB接口防护电路，能快速泄放静电干扰，防止在热拔插过程中产生的大量干扰能量对电路进行冲击，导致内部电路工作异常。 D1、D2、D3选用TVS，TVS反向关断电压为5V；TVS管的结电容对信号传输频率有一定的影响，USB2.0的TVS结电容要求小于5pF。 接口电路设计备注： 如果设备为金属外壳，同时单板可以独立的划分出接口地，那么金属外壳与接口地直接电气连接，且单板地与接口地通过1000pF电容相连； 如果设备为非金属外壳，那么接口地PGND与单板地GND直接电气连接。 学生学号实验课成绩 学生实验报告书 实验课程名称 开课学院 指导教师姓名 学生姓名 学生专业班级 200-- 200学年第学期 实验教学管理基本规范 实验就是培养学生动手能力、分析解决问题能力的重要环节;实验报告就是反映实验教学水平与质量的重要依据。为加强实验过程管理,改革实验成绩考核方法,改善实验教学效果,提高学生质量,特制定实验教学管理基本规范。 1、本规范适用于理工科类专业实验课程,文、经、管、计算机类实验课程可根据具体情况参照 执行或暂不执行。 2、每门实验课程一般会包括许多实验项目,除非常简单的验证演示性实验项目可以不写实验报 告外,其她实验项目均应按本格式完成实验报告。 3、实验报告应由实验预习、实验过程、结果分析三大部分组成。每部分均在实验成绩中占一 定比例。各部分成绩的观测点、考核目标、所占比例可参考附表执行。各专业也可以根据具体情况,调整考核内容与评分标准。 4、学生必须在完成实验预习内容的前提下进行实验。教师要在实验过程中抽查学生预习情况, 在学生离开实验室前,检查学生实验操作与记录情况,并在实验报告第二部分教师签字栏签名,以确保实验记录的真实性。 5、教师应及时评阅学生的实验报告并给出各实验项目成绩,完整保存实验报告。在完成所有实 验项目后,教师应按学生姓名将批改好的各实验项目实验报告装订成册,构成该实验课程总报告,按班级交课程承担单位(实验中心或实验室)保管存档。 6、实验课程成绩按其类型采取百分制或优、良、中、及格与不及格五级评定。 实验课程名称:__通信原理_____________ 图3-1数字键控法实现2FSK信号的原理图 图中两个振荡器的载波输出受输入的二进制基带信号s(t)控制。由图3-1 可知,s(t)为“1”时,正脉冲使门电路1接通,门2断开,输出频率为f1;数字信号为“0”时,门1断开,门2接通,输出频率为f2。在一个码元Tb期间输出ω1或ω2两个载波之一。由于两个频率的振荡器就是独立的,故输出的2FSK信号:在码元“0”“1”转换时刻,相邻码元的相位有可能就是不连续的。这种方法的特点就是转换速率快,波形好,频率稳定度高,电路简单,得到广泛应用。对应图3-1(a)与(b) ,2FSK调制器各点的时间波形如图3-2所示,图中波形g可以瞧成就是两个不同频率载波的2ASK信号波形e 与波形f 的叠加。可见,2FSK信号由两个2ASK信号相加构成。其信号的时域表达式: ()()()()() ∑ ∑+ - + + - = k b k k b k FSK t kT t g a t kT t g a t S2 2 1 1 cos cos? ω ? ω 图3-2 2FSK调制器各点的时间波形 本次综合设计实验调制部分正就是采用此方法设计的。整个调制系统包括:载波振荡器、反相器、调制器与加法器等单元电路组成。 1、2 解调设计方案 数字频率键控( 2FSK) 信号常用解调方法有很多种,在设计中利用过零检测法。 过零检测法就是利用信号波形在单位时间内与零电平轴交叉的次数来测定信号频率。解调系统组成原理框图如图3-3所示电路: g f e d c b a 位定时 抽样判决 LPF 脉冲展宽 整流 微分 限幅 图3-3 2FSK过零检测解调电路原理框图 输入的FSK 信号经限幅放大后成为矩形脉冲波,再经过微分电路得到双向尖脉冲,然后整流得到单向尖脉冲,每个尖脉冲表示一个过零点,尖脉冲的重复频率就就是信号频率的两倍。将尖脉冲去触发一单稳电路, 产生一定宽度的矩形脉冲序列,该序列的平均分量与脉冲重复频率成正比,即与输入信号成正比。所以经过低通滤波器输出的平均分量的变化反映了输入信号频率的变化,这样把码元“ 1”与“ 0”在幅度上区分开来,恢复出数字基带信号。其原理框图及各点波形如图3-4 所示。 摘要主要介绍了TI公司的新型的16位超低功耗Flash型h6N30F44X系列单片机的结构、特性和功能及液晶显示器LCD的发光原理和类型，讨论了该系列单片机与ILD及键盘的人机接口电路的设计方案和相应的软件的实现方法，最后给出它在体内电刺激器的应用实例。 关键词单片机；MSP430；LCD；人机交互接口 1引言 在当今的各种实时自动控制和智能化仪器仪表中，人机交互是不可缺少的一部分。一般而言，人机交互是由系统配置的外部设备来完成，但其实现方式有两种：一种是由MCU力口驱动芯片实现，如键盘显示控制芯片SK5279A，串行数据传输数码显示驱动芯片MAX7219等等，这时显然MCU没有LCD的驱动功能。另一种就是MCU本身具有驱动功能，它通过数据总线与控制信号直接采用存储器访问形式或I／O设备访问形式控制键盘和LCD实现人机对话。这里的MCU主要有世界各大单片机生产厂商开发的各种单片机，其中TI公司的MSP430系列因其许多独特的特性引起许多研究人员的特别关注，在国内外的发展应用正逐步走向成熟。 2LCD简介 LCD(Liquid Crystal Display)，即液晶显示器。液晶显示是通过环境光来显示信息的，它本身并不发光，因而功耗很低，只要求液晶周围有足够的光强。LCD是人与机器沟通的重要界面，早期以显像管(CRT／C athode Ray Tube)显示器为主，但随着科技不断进步，各种显示技术如雨后春笋般诞生。LCD由于具有轻薄短小、低耗电量、无辐射危险、平面直角显示以 及影像稳定不闪烁等优势，逐渐占据显示的主流地位。 LCD的类型，根据其分类方式的不同而不同。如根据LCD显示内容的不同可以分为段式LCD和点阵L CD。根据LCD驱动方式的不同可以分为静态驱动和多路驱动。 3MSP430F44X简介 MSP430F44X系列是TI公司最新推出的具有超低功耗特性的Flash型16位RISC指令集单片机[2]。该系列单片机性价比相当高，在系统设计、开发调试及实际应用上都表现出较明显的优势。它主要应用在各种要求极低功率消耗的场合，特别适合用于智能测量仪器、各种医疗器械、智能化家用电器和电池供电便携设备产品之中。 3.1系统结构 MSP430F44X的系统结构，主要包括：CPU、程序存储器(ROM)、数据存储器(RAM)、FLL+时钟系统(片内DCO+晶体振荡器)、看门狗定时器／通用目的定时器(WatchDog)、ADCl2(12位A／D)、比较器A(精确的模拟比较器，常用于斜边(Slope)A／D转换)、复位电压控制／电源电压管理、基本定时器(Basic Timerl)、定时器(Timer-a和Timer-B)、LCD控制器/比较器(多达160段)、硬件乘法器、I/O口和串行口[4]。系列中各种具体的型号稍有差别。在本次设计中，具体选择MSP430F449作为人机接口电路的设计具有许多独到的优势。这一点，读者可以根据TI公司相关的数据手册进行比较。 3.2片内外模块特性 MSP430F44X具有丰富的片内外围模块，其明显的特点是：具有48条I／0口线的6个并行口P1-P6，其中P1、p2具有中断能力，同时具有2个可用于UART/SPI模式选择的串行口(USART0和USARTl)；内含12位的A／D转换器ADCl2，快速执行8×8、8×16、16×16乘法操作并立即得到结果的硬件乘法器；多达160段的LCD控制器／比较器，可以实现多种方式的驱动显示；可以实现UART、PWM、斜坡ADC 的16位Timer-A和16位Timer-B；非常灵活的时钟系统，既可用32768Hz的钟表晶振产生低频时钟，也可以用450kHz-8MHz的晶体产生高频时钟，同时还可以使用外部时钟源或者用不同控制频率的DCO；多达几十kB的Flash空间，这样数据既可以保存在片内的Flash信息存储器，也可保存在程序的Hash中的剩余空间。 4接口电路设计 4.1接口电路简图及说明 典型应用电路示意图。在该图中，LCD类型和键盘种类及数目的选择、下拉电阻的数值大小都必须认真 目录 1目的 (3) 2范围 (3) 3定义 (3) 3.1以太网名词范围定义 (3) 3.2缩略语和英文名词解释 (3) 4引用标准和参考资料 (4) 5以太网物理层电路设计规范 (4) 5.1：10M物理层芯片特点 (4) 5.1.1：10M物理层芯片的分层模型 (4) 5.1.2：10M物理层芯片的接口 (5) 5.1.3：10M物理层芯片的发展 (6) 5.2：100M物理层芯片特点 (6) 5.2.1：100M物理层芯片和10M物理层芯片的不同 (6) 5.2.2：100M物理层芯片的分层模型 (6) 5.2.3：100M物理层数据的发送和接收过程 (8) 5.2.4：100M物理层芯片的寄存器分析 (8) 5.2.5：100M物理层芯片的自协商技术 (10) 5.2.5.1：自商技术概述 (10) 5.2.5.2：自协商技术的功能规范 (11) 5.2.5.3：自协商技术中的信息编码 (11) 5.2.5.4：自协商功能的寄存器控制 (14) 5.2.6：100M物理层芯片的接口信号管脚 (15) 5.3：典型物理层器件分析 (16) 5.4：多口物理层器件分析 (16) 5.4.1：多口物理层器件的介绍 (16) 5.4.2：典型多口物理层器件分析。 (17) 6以太网MAC层接口电路设计规范 (17) 6.1：单口MAC层芯片简介 (17) 6.2：以太网MAC层的技术标准 (18) 6.3：单口MAC层芯片的模块和接口 (19) 6.4：单口MAC层芯片的使用范例 (20) 71000M以太网（单口）接口电路设计规范 (21) 8以太网交换芯片电路设计规范 (21) 8.1：以太网交换芯片的特点 (21) 8.1.1：以太网交换芯片的发展过程 (21) 8.1.2：以太网交换芯片的特性 (22) 8.2：以太网交换芯片的接口 (22) 8.3：MII接口分析 (23) 8.3.1：MII发送数据信号接口 (24) 8.3.2：MII接收数据信号接口 (25) 8.3.3：PHY侧状态指示信号接口 (25) 8.3.4：MII的管理信号MDIO接口 (25) 8.4：以太网交换芯片电路设计要点 (27) 8.5：以太网交换芯片典型电路 (27) 8.5.1：以太网交换芯片典型电路一 (28) 计算机网络原理物理层接口与协议 物理层位于OSI参与模型的最低层，它直接面向实际承担数据传输的物理媒体(即信道)。物理层的传输单位为比特。物理层是指在物理媒体之上为数据链路层提供一个原始比特流的物理连接。 物理层协议规定了与建立、连接和释放物理信道所需的机械的、电气的、功能性的和规和程性的特性。其作用是确保比特流能在物理信道上传输。 图3-1 DTC-DCE接口 ISO对OSI模型的物理层所做的定义为：在物理信道实体之间合理地通过中间系统，为比特传输所需的物理连接的激活、保持和去除提供机械的、电气的、功能性和规程性的手段。比特流传输可以采用异步传输，也可以采用同步传输完成。 另外，CCITT在X.25建议书第一级（物理级）中也做了类似的定义：利用物理的、电气的、功能的和规程的特性在DTE和DCE之间实现对物理信道的建立、保持和拆除功能。这里的DTE(Date Terminal Equipment)指的是数据终端设备，是对属于用户所有的连网设备或工作站的统称，它们是通信的信源或信宿，如计算机、终端等；DCE(Date Circuit Terminating Equipment 或Date Communications Equipment)，指的是数据电路终接设备或数据通信设备，是对为用户提供入接点的网络设备的统称，如自动呼叫应答设备、调制解调器等。 DTE-DCE的接口框如图3-1所示，物理层接口协议实际上是DTE和DCE或其它通信设备之间的一组约定，主要解决网络节点与物理信道如何连接的问题。物理层协议规定了标准接口的机械连接特性、电气信号特性、信号功能特性以及交换电路的规程特性，这样做的主要目的，是为了便于不同的制造厂家能够根据公认的标准各自独立地制造设备。使各个厂家的产品都能够相互兼容。 1．机械特性 规定了物理连接时对插头和插座的几何尺寸、插针或插孔芯数及排列方式、锁定装置形式等。 图3-2 常见连接机械特征 图形3-2列出了各类已被ISO标准化了的DCE连接器的几何尺寸及插孔芯数和排列方式。一般来说，DTE的连接器常用插针形式，其几何尺寸与DCE连接器相配合，插针芯数和排列方式与DCE连接器成镜像对称。 2．电气特性 规定了在物理连接上导线的电气连接及有关的电咱路的特性，一般包括：接收器和发送器电路特性的说明、表示信号状态的电压/电流电平的识别、最大传输速率的说明、以及与互连电缆相关的规则等。 物理层的电气特性还规定了DTE-DCE接口线的信号电平、发送器的输出阻抗、接收器的输入阻抗等电器参数。 典型接口电路EMC设计 一、以太网接口EMI设计 100M网口设计时必须设计Bob smith 电路：可以产生10dB的共模EMI衰减，为了更好的抑制共模信号通过线缆对外的辐射应注意下面几点： 1 、不用的RJ45管脚4 、5、7、8按下图的方法处理。 2 、物理芯片侧的变压器中心抽头需通过0.01uF－0.1uF的电容接地。 3 、物理芯片侧的差模电阻（收端）应等分为二（100分为两个49.9），中心点通过1000pF 电容接地。 以太网口Bob smith电路原理图 以82559为例说明网口设计PCB注意点，布局如下： 以太网口布局示意图 A、B要求尽量短，A不得超过1英寸，B可以根据实际情况放宽。接口变压器PCB设计如下： 以太网口变压器布局示意图 布局要求： PCB布局示意图 布线要求： 1、变压器下面全部掏空处理，其余隔离带的宽度大于100mil； 2、连接器与隔离变压器之间距离小于1000mil； 3、晶振距离接口变压器和板边大于1000mil； 4、灯线不要走到变压器下面，并且尽量不要与差分信号线同层走线，如果同层走线，需要与差分信号线相距30mil以上； 5、差分信号线与变压器输出侧的过孔距离大于40mil。 二、以太网口的防护设计 加防护电路的设计： 增加防护器件电路原理图 以上器件选型要求： 1、变压器要选用隔离耐压3000Vac要求的。 2、气体放电管尽量选用3端气体放电管，启动电压为90V的； 3、TVS管选用SLV2.8-4； 三、485接口电路设计 对于出户外的485端口,进行如下设计，采取气体放电管加TVS管加限流电阻组合方式。选用90V陶瓷管（3R090）可承受10/700us，8KV雷击测试；64V固体管（P0640）只能承受10/700us，3KV雷击测试 。TVS的选择为P6KE6.8CA ，去耦电阻选择为10Ω/1W 。 2008年第07期，第41卷 通 信 技 术 Vol.41，No.07,2008 总第199期Communications Technology No.199,Totally 基于CAN总线的接口电路设计 侯 明①， 杜 奕② （①昆明理工大学 信息工程与自动化学院，云南 昆明 650031；②昆明理工大学 应用技术学院，云南 昆明 650031） 【摘要】文中介绍了CAN总线的主要性能及特点，CAN总线在实际工业应用中的总体结构，同时给出了CAN总线协议转换器的硬件设计方法和通信协议。主要研究了CAN总线接口电路设计，所设计的总线接口电路由微处理器、CAN控制器、CAN总线收发器组成，并且详细介绍了CAN控制器、CAN收发器的功能以及CAN总线接口的硬件电路和硬件条件下的软件设计，为后续CAN 总线接口电路的应用打下了基础。 【关键词】CAN总线；SJA1000；接口 【中图分类号】TP29 【文献标识码】A【文章编号】1002-0802(2008)07-0138-03 Interface Circuit Design Based on CAN Bus HOU Ming①， DU Yi② （①College of Information Engineering and Automation Kunming University of Science and Engineering, Kunming Yunnan 650003, China； ②College of Applied Technology, Kunming University of Science and Engineering Kunming Yunnan 650003, China） 【Abstract】In this paper, the main CAN bus performance and features are presented, including the general structure of the CAN bus used in industrial application, and the hardware design methods of the CAN bus protocol converters and communication protocols are also given. This paper discusses the main interface circuit design of CAN Bus, which consists of microprocessor, CAN controller, CAN bus transceiver, and describes in detail the CAN controller, CAN transceiver of the CAN Bus interface, including the features of the hardware and the software design under the conditions of the hardware design. All these lay a foundation for the application of follow-up CAN. 【Key words】CAN bus; SJA1000; interface 0 引言 CAN(Controller Area Network)即控制器局域网络，是一种高性能、高可靠性、易开发和低成本的现场总线，是德国Bosch公司为解决现代汽车中众多的控制与测试仪器之间的数据交换而开发的一种串行数据通信协议。它是一种多主总线，通信介质可以是双绞线、同轴电缆或光导纤维，通信速率可达1 Mb/s，距离可达10 km。CAN协议的一个最大特点是废除了传统的站地址编码，而代之以对通信数据块进行编码，使网络内的节点个数在理论上不受限制。由于CAN总线具有较强的纠错能力，支持差分收发，因而适合高干扰环境，并具有较远的传输距离。因此，CAN协议对于许多领域的分布式测控很有吸引力。 CAN总线以目前技术条件较成熟的IS0／0SI模型为基础，与别的网络相比，它的信息传递的格式为报文。报文的长度可以不同，但都是有限的。当总线空闲时任何已连接的单元都可以开始发新的报文，报文以全网广播方式散发出去。各接收站根据报文的内容而不是地址进行判决，不需在信息中加入地址。 目前汽车上的网络连接方式主要采用2条CAN，一条用于驱动系统的高速CAN，速率达到500 kb/s；另一条用于车身系统的低速CAN，速率是100 kb/s。驱动系统CAN主要连接对象是发动机控制器（ECU）、ABS控制器、安全气囊控制器、组合仪表等等，它们的基本特征相同，都是控制与汽车行驶直接相关的系统。车身系统CAN主要连接和控制的汽车 收稿日期：2008-05-19。 作者简介：侯 明（1974-），男，讲师，主要研究方向为计算机硬件控制；杜 奕（1977-），男，讲师，主要研究方向为信息融合。 138 串行通信电路的设计 1串行通信电路 1.1设计目的 （1）掌握串行通信电路的构成、原理与设计方法； （2）熟悉QuartusII的仿真方法。 1.2基本要求 （1）发方实现8bit码字的并串转换，使用单一电缆发送信号，收方实现串并转换后输出； （2）并行输出端的8bit寄存器； （3）收方数据是否已准备好指示输出端。 1.3发挥部分 （1）加密通信； （2）串行发/收端口FIFO缓存； （3）发/收方奇偶校验位生成/检测； （4）其他。 2设计过程及论文的基本要求 2.1设计过程的基本要求： （1）基本部分必须完成，发挥部分可以在已给的围或自己寻找资料的围任选；（2）符合要求的设计报告一份，其中包括逻辑电路图、实际接线图各一份；（3）设计题目必须仿真通过，设计过程的资料草稿上交； （4）成绩的组成：考勤、每天任务的完成工作量、答辩情况、报告； 2.2课程设计论文的基本要求： （1）蓝黑色或黑色钢笔或碳素笔书写，不允许用圆珠笔。项目齐全、字迹工整，有条件的可以打印。 （2）装订顺序：封面、任务书、成绩评定表、中文摘要、关键词、目录、正文（正文的具体要求按老师讲课要求）、总结及致、参考文献、附录（逻辑电路图与实际接线图）。 中文摘要 串行通信电路是为了实现数据传输的方便而设计的一种电路，将八位数据通过八位加法器使要传送的数据同时加上一个数，而这个数是通过两片计数器组成的时钟电路实现的，并且此时钟电路不断的对输入数据进行加法运算，实现数据的加密计算。并行变串行是通过数据选择器使八位的加密数据通过74151实现数据的串行传送，从而实现电路的功能。串行数据变并行数据，将串行数据送到移位寄存器中，控制移位寄存器的时钟脉冲，使数据能够从移位寄存器的八个输出端口输出，但一定要控制好当移位寄存器有时钟脉冲作用时，所选出的数据恰好是加密后的八位并行数据，为后面的解码部分做准备。解密电路是利用时钟电路和加法器。不过，是将加法器的CIN 端置高电平，实现的是减法运算，还有就是时钟电路输出的要是加密时钟输出数据的反码，这样才能实现数据的解密。另外，数据解密是解密时钟电路的CP脉冲一定要和加密时钟脉冲的CP脉冲一致，才能确保电路的正确性。数据输出电路的设计是将总线的接口电路设计
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