电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表
实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程； 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法； 2.熟悉QuartusⅡ软件的使用及设计流程； 3.掌握全加器原理，能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。
2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。 通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2）八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下：
用于CDR电路的相位插值选择电路设计 0 引言 在高速多通道串行收发系统中，由于数据在传输时会受到多种噪声的影响而失真，因此在接收端要进行时钟的恢复和数据的重定时，即时钟数据恢复(CDR)。然而由于工艺、电压的影响以及系统对功耗和抖动性能的要求，过去采用的各通道拥有独立锁相环路的方案已逐渐被设计者舍弃，取而代之的是双环时钟数据恢复环路。其基本思想是：时钟数据恢复单元的各个通道共享同一个锁相环，由该环路统一向各通道提供多相参考时钟，各通道的CDR环路则利用已经产生的多相时钟完成数据的重定时。这样既避免了由于不同锁相环输出时钟间的差异而造成系统性能的下降，又减小了芯片面积和系统功耗。本文研究了时钟数据恢复环路中多相正交参考时钟的产生原理，根据所设计的2.5 Gbit／s CDR的要求，通过对传统正交时钟产生过程的分析，提出了一种新的相位插值一选择方案，并采用0.18μmCMOS工艺实现。在SMIC 0.18μm CMOS工艺下采用Spectre进行了验证，结果显示该电路有效地提高了输入抖动容限。 ?1 电路结构及产生方案 为了实现正交相位时钟，把整个360°的插值范围离散地划分为4个象限，如相位插值一相位选择的正交时钟产生方案可描述为：首先由这样就完成了正交时钟的生成工作，该对正交时钟在完成数据重定时的过程中，相位的调整步伐为π／16，即数据周期的1／32，可以达到数据重定时的精度要求。根据上文，从四个选择信号slcl_1、slcl_2、slcl_3、slcl_4同一时间内只有一个有效，比如slcl_2信号为高时，输出为clk_1与clk_2进行相位插值后的结果。设计中N12、N13、N22、N23、N32、N33、N42、N43具有相同的宽长比，
常见的插值方法及其原理 这一节无可避免要接触一些数学知识，为了让本文通俗易懂，我们尽量绕开讨厌的公式等。为了进一步的简化难度，我们把讨论从二维图像降到一维上。 首先来看看最简单的‘最临近像素插值’。 A,B是原图上已经有的点，现在我们要知道其中间X位置处的像素值。我们找出X位置和A,B位置之间的距离d1,d2，如图，d2要小于d1,所以我们就认为X处像素值的大小就等于B处像素值的大小。 显然，这种方法是非常苯的，同时会带来明显的失真。在A,B中点处的像素值会突然出现一个跳跃，这就是为什么会出现马赛克和锯齿等明显走样的原因。最临近插值法唯一的优点就是速度快。 图10，最临近法插值原理 接下来是稍微复杂点的‘线性插值’（Linear） 线性插值也很好理解，AB两点的像素值之间，我们认为是直线变化的，要求X点处的值，只需要找到对应位置直线上的一点即可。换句话说，A,B间任意一点的值只跟A,B有关。由于插值的结果是连续的，所以视觉上会比最小临近法要好一些。线性插值速度稍微要慢一点，但是效果要好不少。如果讲究速度，这是个不错的折衷。 图11，线性插值原理
其他插值方法 立方插值，样条插值等等，他们的目的是试图让插值的曲线显得更平滑，为了达到这个目的，他们不得不利用到周围若干范围内的点，这里的数学原理就不再详述了。 图12，高级的插值原理 如图，要求B,C之间X的值，需要利用B,C周围A,B,C,D四个点的像素值，通过某种计算，得到光滑的曲线，从而算出X的值来。计算量显然要比前两种大许多。 好了，以上就是基本知识。所谓两次线性和两次立方实际上就是把刚才的分析拓展到二维空间上，在宽和高方向上作两次插值的意思。在以上的基础上，有的软件还发展了更复杂的改进的插值方式譬如S-SPline, Turbo Photo等。他们的目的是使边缘的表现更完美。
一种自适应迟滞性比较器的设计 关键词：迟滞电路，比较器 摘要：设计了一种由滤波器和迟滞比较器构成的传输频率信号电路。设计使用滤波器将输入信号改变适当的相位作为迟滞比较器标准端的信号，而原信号输入比较器的另一端。那么由于迟滞比较器的电压同时随输入信号改变。 迟滞电路（hysteresis circuit）又称施密特触发电路（schmitt trigger circuit）。因他能滤除干扰噪声而获得很广泛的运用。在一些应用场合中，特别在某些模/数转换电路中[1]，迟滞比较器作为抗干扰的比较器应用较多。为了获得更好的转换效果，需要较好地选择迟滞比较器正端输入的基准电压。而信号的未知为确定基准电压带来麻烦。本文设计的一种加入滤波器的迟滞比较器解决了这个问题。 1 迟滞比较器的设计 迟滞性是比较器的一种特性，他使比较器的输入阈值随输入(出)电平而改变。比较器实现的方法很多。他们都有不同形式的正反馈。最常见的即是由放大器接成正反馈组成。这类迟滞比较器由于方便的设计和放大器的标准生产成为主流。设计选用了最常见的由放大器正反馈的设计，如图1所示。 由米尔曼公式可得输入电压升高和降低时的基准电压如下式：
而电路能滤掉的噪声即迟滞性为： 由上式可知，迟滞性由电源电压和R4，R5阻值决定。本设计中V r的大小是变成的，因此正负基准电压也随V r变化，为了达到自适应的目的希望基准电压对输入有好的跟随性同时减小输出端的影响。因此将R4取值得比R5要小一个数量级。 2 滤波器的设计 设计滤波器往往要考虑下列因素： （1）工作频率范围。 （2）参数变化的灵敏度及稳定度。 （3）实际元件的重量和大小。 （4）运算放大器的电压源。 2.1 滤波器的选择[2] 本设计是工作在低频的比较器。此时当信号频率是低频时可以考虑的方式有低通、带通或全通，同时还可选择一阶或多阶。在考虑此设计后，一阶滤波器在此设计中是较好的，且低通
课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日
课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日
一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3
目录 一、设计原理 (2) 二、设计目的 (3) 三、设计容 (3) 四、设计步骤 (3) 五、总结与体会 (7)
4位全加器设计报告 一、设计原理 全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。 4位加法器可以采用4个以为全加器级连成串行进位加法器，如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算无法胜任。 A和B为加法器的输入位串，对于4位加法器其位宽为4位，S为加法器输出位串，与输入位串相同，C为进位输入（CI）或输出（CO）。 实现代码为：全加器真值表如下： module adder4(cout,sum,ina,inb,cin); output[3:0]sum; output cout; input[3:0]ina,inb; 输入输出Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
input cin; assign {count,sum}=ina+inb+cin; endmodule 二、设计目的 ⑴熟悉ISE9.1开发环境，掌握工程的生成方法。 ⑵熟悉SEED-XDTK XUPV2Pro实验环境。 ⑶了解Verilog HDL语言在FPGA中的使用。 ⑷了解4位全加器的Verilog HDL语言实现。 三、设计容 用Verilog HDL语言设计4位全加器，进行功能仿真演示。 四、设计步骤 1、创建工程及设计输入。 ⑴在E：\progect\目录下，新建名为count8的新工程。
2 相位调制器的结构 2.1 “lxl”形式的光相位调制器 传统的光学相位调制器 (体相位调制器或波导相位调制器)，只有一条基本的光路，仅考虑单频光通过一个相位调制器的基本结构，即如图3所示的形式，我们称之为“lxl”形式的光相位调制器。 图3 相位调制器的基本结构图 当光信号通过相位调制器之后，输出光场的表达式为公式为： () () 0+2+=A =A m j t jf t j f t jf t LW LW out E e e ωπ （4） 本论文中，假设f(t)是单频正弦波信号，即： ()()() 00sin 2sin RF RF m m f t A f t A t π?ω?=+=+ （5） 2.1.1 体相位调制器 我们知道单轴晶体妮酸铿晶体 (3LiNbO ) 以及与之同类型的 3L iT aO 、3 BaTaO 酸铿等晶体，属于同一类晶体点群。它们光学均匀性好，不潮解，因此在光电子技术中经常使用。并且此类晶体在被施加外加电场之后，其折射率椭球就会发生“变形”。 以妮酸铿电光材料为例，将该晶体用于相位调制器，可以有以下几种基本的应用方式: 情况1:入射光沿 1 x 方向入射 精况1.l ：入射光沿3x 方向偏振 情况1.2：入射光沿 2 x 方向偏振 情况2:入射光沿3x 方向入射 这里只讨论情况1.1，如下图(图4)所示:
图4 体相位调制器的基本结构图 如果入射光是万方向的线偏振光，外加电场信号V(t)，则在该方向上的折射率变为: ' 3 23333 12 e e n n n n E γ==- （7） 光通过该调制器后的相位变化为: ()3 23312z e e V t n l n n l c c d ω ω?γ? ?= = - ??? （8） 体相位调制器是一种电光调制器，具有较大体积的分离器件。为了使通过的光波受到调制，需要改变晶体的光学性质，而这需要给整个晶体施加外加相当高的电压。 2.1.2 波导相位调制器 光波导相位调制器件可以把光波限制在微米量级的波导区中，并使其沿一定的方向传播。 光波导相位调制器是通过使用电光材料(如 lithium niobate(LN)， lithium tantalate(LT)，gallium arsenide(GaAs)等等)的电光特性以及一定的光波导结构，来实现光的相位调制的。 光波导相位调制器能使介质的介电张量(折射率)产生微小的变化，从而使两传播模式之间有一定的相位差，并且由于外场的作用导致波导中本征模传播特性的变化以及两不同模式之间的藕合。 以 3 LiNbO 晶体为例子，实际应用中常见的光波导相位调制器结构如下图(图5)所示:
目录 摘要 (i) ABSTRACT (ii) 第一章绪论 (1) 1.1课题研究背景 (1) 1.2国内外研究现状 (2) 1.3课题的研究内容和工作 (4) 1.4论文组织 (5) 第二章CDR电路的原理分析和结构类型 (6) 2.1CDR电路的工作原理 (6) 2.2CDR电路的性能衡量指标 (6) 2.2.1抖动的产生、传输及抖动容限 (6) 2.2.2眼图 (8) 2.2.3误码率 (9) 2.3CDR电路的基本结构类型 (9) 2.3.1基于锁相环型CDR电路 (10) 2.3.2基于延迟锁相环型CDR电路 (11) 2.3.3基于相位选择/相位插值型CDR电路 (11) 2.4本章小结 (12) 第三章CDR电路设计与模块级前仿真 (13) 3.1结构选择 (13) 3.2CDR电路整体设计 (13) 3.2.1设计指标说明 (13) 3.2.2系统结构 (14) 3.3模块级电路设计与前仿真 (15) 3.3.1基于8相位插值电路 (15) 3.3.2时钟占空比调节环路 (21) 3.3.3高速采样电路 (24) 3.3.4串并转换和模式转换 (28)
3.3.5二阶数字滤波器 (33) 3.4本章小节 (38) 第四章版图设计与模块级后仿真 (39) 4.1版图设计流程和注意事项 (39) 4.1.1版图设计流程 (39) 4.1.2版图设计注意事项 (40) 4.2模块级版图实现与后仿真 (43) 4.2.1相位插值模块版图设计与后仿真 (43) 4.2.2时钟占空比调节模块版图设计与后仿真 (45) 4.2.3高速采样模块版图设计与后仿真 (47) 4.2.4串并转换和模式转换模块版图设计 (48) 4.2.5二阶数字滤波器模块版图设计 (49) 4.3CDR整体版图布局 (50) 4.4本章小结 (51) 第五章整体仿真与性能分析 (52) 5.1整体前仿真与后仿真 (52) 5.2仿真总结与性能分析 (63) 第六章总结与展望 (65) 6.1论文总结 (65) 6.2CDR进一步研究工作展望 (66) 致谢 (67) 参考文献 (68) 作者在学期间取得的学术成果 (70)
实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA 软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor 为同或符合，相同为1，不同为0）来实现。先设计底层文件：半加器，再设计顶层文件全加器。 （1） 半加器的设计： 半加器表达式：进位：co=a and b 和：so=a xnor ( not b ) 半加器原理图如下： （2） 全加器的设计: 全加器原理图如下： 3．主要仪器设备（实验用的软硬件环境） 实验的硬件环境是： 微机 I113co a so b 1 0101 0110001 10 0co so b a not xnor2 and2 I113ain cout cout ain bin sum cin bin sum cin f_adder or2a f e d u3 u2 u1 b a c co so B co so B h_adder A h_adder A
EDA实验开发系统 ZY11EDA13BE 并口延长线，JTAG延长线 实验的软件环境是： MAX+plus 10.2 4．操作方法与实验步骤 ●按照4.1 节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。 ●建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真、硬件测试。 5．实验内容及实验数据记录 1．设计半加器： 用原理图输入的方法输入一个半加器的逻辑图，如图所示： 然后在assign里头的device里头根据试验箱的芯片设置Decices，接着就设置输入输出荧脚的输入端和输出端，设置如表1所示： 表1.半加器引脚端口设置 引脚名称设置端口 ain input Pin=45 bin input Pin=46 co output Pin=19 so output Pin=24 然后Save，名称为h_add.gdf，再save & Compile。 结果如图所示：
运放与比较器的用法 NE5532是双极型双运放，剩下的一个不用，可以将它们的输入端全部悬空即可，跟该运放相似的还有LM358、LM324，它们不用的输入端都可以悬空。而对于CMOS运放，由于输入阻抗极高，若将输入端悬空，很容易受干扰，故对于像ICL7642、MC14573这类CMOS 运放，内部用不完的运放，输入端一般要接高电平或地。 1、运放可以连接成为比较输出，比较器就是比较。 2、比较器输出一般是OC，便于电平转换；比较器没有频补，Slew Rate比同级运放大， 但接成放大器易自激。 比较器的开环增益比一般放大器高很多,因此比较器正负端小的差异就引起输出端变化. 3、频响是一方面，另外运放当比较器时输出不稳定，不一定能满足后级逻辑电路的要求。 4、比较器为集电极开路输出，容易输出TTL电平，而运放有饱和压降，使用不便。 关于运算放大器与专用比较器的区别可分为以下几点: 1.比较器的翻转速度快,大约在ns数量级,而运放翻转速度一般为us数量级(特殊高速运放 除外); 2.运放输入可以接成负反馈电路,而比较器不能使用负反馈,虽然比较器也有同相和反相两 个输入端,但因为其内部没有相位补偿电路,如果输入负反馈,电路不能稳定工作,内部无相位补偿电路.这也是比较器比运放速度快的原因. 3.运放的初级一般采用推挽电路,双极性输出,而多数比较器输出极为集电级开路结构,所 以需要上拉电阻,单极性输出,容易和数字电路连接. 加法器和减法器就是用运算放大器搭的运算电路. 电压比较器 电压比较器可以看作是放大倍数接近―无穷大‖的运算放大器。 电压比较器的功能：比较两个电压的大小(用输出电压的高或低电平，表示两个输入电压的大小关系)： 当‖＋‖输入端电压高于‖－‖输入端时，电压比较器输出为高电平； 当‖＋‖输入端电压低于‖－‖输入端时，电压比较器输出为低电平； 电压比较器的作用：它可用作模拟电路和数字电路的接口，还可以用作波形产生和变换电路等。利用简单电压比较器可将正弦波变为同频率的方波或矩形波。 简单的电压比较器结构简单，灵敏度高，但是抗干扰能力差，因此我们就要对它进行改进。改进后的电压比较器有：滞回比较器和窗口比较器。 运放，是通过反馈回路和输入回路的确定―运算参数‖，比如放大倍数，反馈量可以是输出的电流或电压的部分或全部。而比较器则不需要反馈，直接比较两个输入端的量，如果同相输入大于反相，则输出高电平，否则输出低电平。电压比较器输入是线性量，而输出是开关（高低电平）量。一般应用中，有时也可以用线性运算放大器，在不加负反馈的情况下，构成电压比较器来使用。
第三章电光调制器
内容 ?电光调制的基本原理 ?铌酸锂（LiNbO3）电光调制器?半导体电吸收调制器（EAM）
电光调制 电光调制：将电信息加载到光载波上，使光参量随着电参 量的改变而改变。光波作为信息的载波。 强度调制的方式 作为信息载体的光载波是一种电磁场：()() 0cos E t eA t ωφ=+r r 对光场的幅度、频率、相位等参数，均可进行调制。在模拟信号的调制中称为AM 、FM 和PM ；在数字信号的调制中称为ASK 、FSK 和PSK 。调制器：将连续的光波转换为光信号，使光信号随电信号的变化而变化。性能优良的调制器必须具备：高消光比、大带宽、低啁啾、低的偏置电 压。
电光调制的主要方式 直接调制：电信号直接改变半导体激光器的偏置电流，使输出激光强度随电信号而改变。 优点：采用单一器件 成本低廉 附件损耗小 缺点：调制频率受限，与激光器弛豫振荡有关 产生强的频率啁啾，限制传输距离 光波长随驱动电流而改变 光脉冲前沿、后沿产生大的波长漂移 适用于短距离、低速率的传输系统
电光调制的主要方式 外调制：调制信号作用于激光器外的调制器上，产生电光、热光或声光等物理效应，从而使通过调制器的激光束的光参量随信号 而改变。 优点：不干扰激光器工作，波长稳定 可对信号实现多种编码格式 高速率、大的消光比 低啁啾、低的调制信号劣化 缺点：额外增加了光学器件、成本增加 增加了光纤线路的损耗 目前主要的外调制器种类有：电光调制器、电吸收调制器
调制器调制器连续光源 光传输 NRZ 调制格式 其他调制格式: ?相位调制 ?偏振调制 ?相位与强度调制想结合光传输RZ 调制格式 脉冲光源电光调制 折射率的改变通过 电介质晶体Pockels 效应和半导体材料 中的电光效应 光吸收的改变通过半导体材料中的Franz-Keldysh效应量子阱半导体材料中的量子限制的Stark 效应光与物质相互作用 相位调制 偏振调制 (双折射材料) 强度调制强度调制通过-干涉仪结构-定向耦合
基于原理图的8位全加器设计 实验目的：熟悉利用Quartus II的原理图输入方法设计简单的组合电路，掌握层次化设 计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 实验原理：一个8位全加器可以由8个1位全加器串行构成，即将低位加法器的进位输 出cout与相临的高位加法器的最低位输入信号cin相接。 试验任务：1.完成半加器和全加器的设计。 2.建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，完成编译、综合、适配、仿真和硬件测试。 实验步骤： 一、1位全加器设计 1.建立工程文件夹adder,路径d:\adder。 2.输入设计项目和存盘 原理图编辑输入流程如下： （1）打开Quartus II，选择file—>new命令，在弹出的窗口中选择block diagram/schematic file 选项，单击ok按钮后将打开原理图编辑窗口。 （2）在编辑窗口中的任何一个位置上右击，将弹出快捷菜单，选择inset—>symbol命令，将弹出元件输入对话框。 （3）单击“…”按钮，找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项（假设软件安装在D盘），选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击symbol窗口中的ok按钮，即可将元件调入原理图编辑窗口中。也可以在name栏输入需要的元件名。调入好元件和引脚后，连接好电路，再输入各引脚名。 （4）选择file—>save as命令，选择刚才为自己的工程建立的目录d:\adder，将已设计好的原理图取名为h_adder.bdf，并存盘此文件夹内。 3.将设计好的项目设置成可调用的元件 为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成可调用的元件。在打开半加器原理图文件的情况下，选择file—>create/update—>create symbol file for current file命令，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待高层次设计中调用。4.设计全加器顶层文件 打开一个原理图编辑窗口，方法同前。在新打开的原理图窗口中双击，在弹出的窗口中选择project选项，选择h_adder.bdf，并调入其他元件，连接好电路。以f_adder.bdf名存在同一路径d:\adder中。 二、8位全加器设计 1.将刚设计好的1位全加器设置成可调用的元件，方法同上。 2.调入元件，连接电路图，以8f_adder.bdf保存于同一路径d:\adder中的文件夹中。 3.将顶层文件8f_adder.bdf设置为工程。 4.编译与仿真 原理图与仿真波形分析：
OPE A K ? PZT-LSM 型相位调制器是一款光纤缠绕在压电陶瓷（PZT ） 上，利用PZT 压电效应所构成的相位调制器件，采用独特的多层缠绕方法，使得该产品具有高稳定性、高速调制特性，可选配多种类型光纤（见订购信息），可应用于开环相位调制解调、可变光纤延迟线、光纤干涉仪、＆ OTDR 、光纤震动校准等光学传感领域。该模块外形紧凑小巧，方便客户进行系统集成。低的电压驱动能力，适用于标准信号源驱动能力。 ? 极小封装尺寸。 ? 多种光纤类型可选（SM/PM ）。 ? 高速调制速率。 ? 低电压驱动能力。 ? 独特缠绕方式。 应用领域 ? 光学（光纤）干涉仪 ? 相位调制器 ? 光纤延迟线 ? ＆OTDR ? 光纤传感
测试图谱 性能参数 最小值 典型值 最大值 备 注 1注：插入损耗在单模时含连接器损耗，保偏时不含连接器损耗。 性能指标 图1搭建等臂长马赫曾德干涉仪测试图谱 测试数据 图2 驱动频率29KHz 时，驱动电压与光纤膨胀量
订购参数 ESD Protection The laser diodes and photodiodes in the module can be easily destroyed by electrostatic discharge. Use wrist straps, grounded work surfaces, and anti-static techniques when operating this module. When not in use, the module shall be kept in a static-free environment. Laser Safety The module contains class 3B laser source per CDRH, 21CFR 1040.10 Laser Safety requirements. The module is Class IIIb laser products per IEC 60825-1:1993. 外形尺寸
鉴相器 鉴相器是一个相位比较装置，又称为相位比较器。它的输出误差电压v d(t)是v i(t)与v o(t) 的瞬时相位之差的函数。 A.鉴相特性 a.表示鉴相器输出电压与两个比较信号相位之间的关系。 b.典型的鉴相特性有: ●正弦鉴相特性 ●三角鉴相特性 ●锯齿波鉴相特性
B.鉴相器电路实例 说明: a.二极管鉴相器 1) 二极管平衡鉴相器 电路:（右图） ⊙v d(t)=A D1sinφe(t)
⊙A D 为鉴相特性斜率或称鉴相增益或称鉴相灵敏度,量纲为(V/rad)。 ⊙|φ e (t)|≤30o,则鉴相器等效一个相位减法器,其极性代表v i超前v o 或滞后v o(指同频时,并不考虑它们固定π/2相位差)。 ⊙当t=0, △ω=ω i -ωr为v i与v o的固有频差(或起始频差）。 当t≠0,ω i ≠ω ,v d为v i与v o差拍电压,v d为交流电压,则意味环路 失锁。 当t→∞,ω i =ω V d 为直流电压,则意味环路锁定。 2).二极管环型鉴相器 ★★例一:电路 ⊙v d(t)=A D2sinφe(t) A D2= 2A D1 ⊙与平衡鉴相器比较优点有: ☆鉴相灵敏度高一倍 ☆实现输出平衡和阻抗匹配。 ☆平衡对称结构好载漏小。 ★★ 例二:电路
⊙v d=A D2sinφe(t) ⊙R 1～R 4 补偿均衡二极管的非线性,起温度稳定作用。 ⊙射频波段,T r1,T r2 用传输线变压器。为克服匝数少，变压器次级绕 组中心抽头困难,用电阻R 5～R 10 加以精确的平衡鉴相器。 ⊙电容C 1～C 4 用来补偿电路电容。 b.高频鉴相器（这是微波锁相环采用的鉴相器） ⊙传输线变压器,使次级得到二个 对称的 v1(t)信号电压.并且磁力线集 中,初次 级之间分布电容可作为电路的 基本元 件。 ⊙高频电容采用片电容,电力线集中,寄生 参数影响小。 ⊙电路简单,易调上下对称(对地而言)。 ⊙灵敏度高,工作频率高,可从30MHz～400MHz。 c.集成化鉴相器 (数字锁相环和模拟锁相环的鉴相器都可做成集成化电路) 举例:用压控吉尔伯特相乘器构成鉴相器(集成块)
3-8. 在QuartusII中用原理图输入法设计8位全加器 1、实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2、实验原理：先由一个半加器构成一个全加器，8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin 相接。 3、实验内容及过程： 在D盘下建立一个新的文件夹为ADDER8。 本设计的思路是先设计1个1位半加器，因此建立新建文件夹D:/ ADDER8/h_adder；要利用1位的半加器构造1位的全加器，因此建立新建文件夹D:/ADDER8/f_adder；要利用1位的全加器构造8位的全加器，因此建立新建文件夹D:/ADDER8/adder8； (1)、用原理图输入法构造1位半加器 打开QuartusII软件，选择菜单File-New，在弹出的New对话框中选择原理图文件编辑输入项Block Diagram/Schematic File（如图4-1所示），按ok按钮后将打开原理图编辑窗口。 (2)建立一个初始原理图。在编辑窗口中的任何一个位置上右击鼠标，选择输入原件项Insert-Symbol，或者直接双击原理图编辑窗口，于是将弹出如图4-2所示原件对话框。在坐下的Name栏键入输入引脚符号input。然后单击ok按钮。即可将元件调入原理图编辑窗口。 图4-1 图4-2 （3）原理图文件存盘。选择菜单File-Save As，将此原理图文件存于刚才建立的目录D:/ ADDER8/h_adder 中，取文件名为：h_adder.bdf。然后将h_adder.bdf设定为工程，创建工程。 （4）绘制半加器原理图。在工程管理窗口，双击工程名，再次进入原理图编辑窗。双击原理图任何位置，再次弹出4-2的对话框。分别在Name栏键入原件名and2、not、xnor和输出引脚output，并用单击拖动的方法连接电路。然后分别在input和output引脚的PIN NAME上双击使其变为黑色，再用键盘输入各引脚名：a、b、co和so。最后作为本工程的顶层原理设计图如4-3。 图4-3 （5）仿真测试半加器。全程编译后，对此半加器工程进行方针测试，仿真波形如下图所示4-4。
（1）用tan x 表格直接计算tan 1.569 5。 （2）用sin 1.569 5和cos 1.569 5来计算tan 1.569 5。并讨论这两个结果中误差变化的原因。 插值：求过已知有限个数据点的近似函数。 1 插值方法 下面介绍几种基本的、常用的插值：拉格朗日多项式插值、牛顿插值、分段线性插 值、Hermite 插值和三次样条插值。 1.1 拉格朗日多项式插值 1.1.1 插值多项式 用多项式作为研究插值的工具，称为代数插值。其基本问题是：已知函数 ()f x 在区间[],a b 上1n +个不同点01,,,n x x x 处的函数值 ()()0,1, ,i i y f x i n ==，求一个至多n 次多项式 ()01n n n x a a x a x ?=++ +（1） 使其在给定点处与()f x 同值，即满足插值条件 ()()n i i i x f x y ?==（2） ()n i x ?称为插值多项式，()0,1,,i x i n =称为插值节点，简称节点，[],a b 称为插 值区间。从几何上看，n 次多项式插值就是过1n +个点()()(),0,1,,i i x f x i n =， 作一条多项式曲线()n y x ?=近似曲线()y f x =。 n 次多项式（1）有1n +个待定系数，由插值条件（2）恰好给出1n +个方程 01000 01111 01n n n n n n n n n a a x a x y a a x a x y a a x a x y ?+++=? +++=??? ?+++=?（3） 记此方程组的系数矩阵为A ，则
()0 11 11det 1n n n n n x x x x A x x = 是范德蒙特(Vandermonde)行列式。当01,,,n x x x 互不相同时，此行列式值不为 零。因此方程组（3）有唯一解。这表明，只要1n +个节点互不相同，满足插值要求（2）的插值多项式（1）是唯一的。 插值多项式与被插函数之间的差 ()()()n n R x f x x ?=- 称为截断误差，又称为插值余项。当()f x 充分光滑时， ()()()()() ()()()11,,1! n n n n f R x f x L x x a b n ξωξ++=-=∈+ 其中()()10 n n j j x x x ω+==∏-。 1.1.2 拉格朗日插值多项式 实际上比较方便的作法不是解方程（3）求待定系数，而是先构造一组基函数 ()()()()()()()()() () 0110110,0,1,,i i n i i i i i i i n n j j i j j i x x x x x x x x l x x x x x x x x x x x i n x x -+-+=≠----= -----=∏ =- ()i l x 是n 次多项式，满足 ()0 1i j j i l x j i ≠?=? =? 令 ()()000 n n n j n i i i j i i i j j i x x L x y l x y x x ===≠?? - ?==∏ ?-?? ∑∑（4） 上式称为n 次 Lagrange 插值多项式，由方程（3）解的唯一性，1n +个节点的n 次Lagrange 插值多项式存在唯一。 1.1.3 用Matlab 作Lagrange 插值 Matlab 中没有现成的Lagrange 插值函数，必须编写一个M 文件实现Lagrange 插值。 设n 个节点数据以数组0,0x y 输入，m 个插值点以数组x 输入， 输出数组y 为
首页| 行业黑名单| 委托交易| 帮助| En 滞回电压比较器 作者：ｗｅｉｇａｏｌｅ栏目：新手园地 滞回电压比较器 更新时间：2007年05月10日 输出引一个电阻分压支路到同相输入端，组成如图11-4-4(a)所示电路。 2007-02/20070210101630701.gif onload="return imgzoom(this,550)" onerror="javascript:errpic )" border=0 onclick="javascript:window.open(this.src);" style="cursor: pointer" useMap=#Map>电路图(b) 传输特性 11-4-4 滞回电压比较器 作原理 ui从零逐渐增大，且ui ≤UTH1时，u0=U+om，UTH1称为上限触发电平，或称为上限阈值。UTH 用叠加原理求出
2007-02/20070210101630460.gif onload="return imgzoom(this,550)" onerror="javascript:errpic )" border=0 onclick="javascript:window.open(this.src);" style="cursor: pointer" useMap=#Map> 输入电压ui ≥UTH1时，u0=U-om。此时触发电平变为UTH2，称为下限触发电平，或下限阈值。 2007-02/20070210101630578.gif onload="return imgzoom(this,550)" onerror="javascript:errpic )" border=0 onclick="javascript:window.open(this.src);" style="cursor: pointer" useMap=#Map> ui 逐渐减小，且ui=UTH2以前，u0始终等于U-om。当输入电压变化到ui ≤UTH2以后，u0=U+o 此出现了如图11-4-4(b)所示的滞回特性曲线。 义二阈值之差△U=UTH1-UTH2为回差电压。 2007-02/20070210101630713.gif onload="return imgzoom(this,550)" onerror="javascript:errpic )" border=0 onclick="javascript:window.open(this.src);" style="cursor: pointer" useMap=#Map> >>参与讨：ｗｅｉｇａｏｌｅ于2007-5-15 9:03:13 发布： 建立比较器的外部滞回电压 以来, 模拟比较器的使用一直处在它的―同伴‖——运算放大器的阴影之中。运算放大器是广泛 的电子器件, 设计人员发表了大量针对运算放大器的应用笔记, 而关于比较器的应用笔记较 正是由于缺少比较器的应用资料, 很多用户希望MAXIM应用部能够在如何建立比较器滞回电 面提供帮助。本文针对这一需求, 介绍在一些常用的比较器电路中建立滞回电压的方法, 并且 了提高噪声抑制能力和系统稳定性有关措施。 比较器滞回的讨论需要从―滞回‖的定义开始, 与许多其它技术术语一样, ―滞回‖源于希腊语, 是―延迟‖或―滞后‖, 或阻碍前一状态的变化。工程中, 常用滞回描述非对称操作, 比如, 从A到 从B到A是互不相同。在磁现象、非可塑性形变以及比较器电路中都存在滞回。
实验1 原理图输入设计8位全加器 一、实验目的： 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、原理说明： 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 三、实验内容： 1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。 2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 四、实验环境： 计算机、QuartusII软件。 五、实验流程： 实验流程： 根据半加器工作原 理，建立电路并仿 真，并将元件封装。 ↓ 利用半加器构成一位 全加器，建立电路并 仿真，并将元件封 装。 ↓ 利用全加器构成8位全 加器，并完成编译、综 合、适配、仿真。 图1.1 实验流程图
六、实验步骤： 1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图： 图1.2 半加器原理图（2）综合报告： 图1.3 综合报告: （3）功能仿真波形图4： 图1.4 功能仿真波形图
时序仿真波形图： 图1.5 时序仿真波形图 仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。 （4）时序仿真的延时情况： 图1.6 时序仿真的延时情况 （5）封装元件： 图1.7 元件封装图 2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 （1）全加器原理图如图： 图2.1 全加器原理图