Verilog HDL 实验报告
专业自动化
学号
授课班号
学生姓名
指导教师
实验一Modelsim 仿真软件的使用
一、实验目的
(1)熟悉Modelsim 软件；
(2)掌握Modelsim 软件的编译、仿真方法；
(3) 熟练运用Modelsim软件进行HDL 程序设计开发
二、实验内容
用Verilog HDL 程序实现一个异或门，Modelsim 仿真，观察效果程序：
module one(key1,key2,led1);
input key1,key2;
output led1;
assign led1 = ~ (key1+key2);
endmodule
module t_one;
reg data_in1,data_in2;
wire data_out;
initial
begin
data_in1 = 0;
#50 data_in1 = 1;
#50 data_in1 = 0;
#50 data_in1 = 0;
$stop;
end
initial
begin
data_in2 = 0;
#30 data_in2 = 1;
#40 data_in2 = 0;
#70 data_in2 = 0;
$stop;
end
one test(data_in1,data_in2,data_out);
endmodule
实验要求：
异或门是数字逻辑中实现逻辑异或的逻辑门。若两个输入的电平相异，则输出为高电平1；若两个输入的电平相同，则输出为低电平0。
实验步骤：
（1）分析原理；
（2）根据原理编写程序并进行仿真；
（3）观察波形，分析仿真结果是否正确。
三、实验结果：
波形：
四、心得:
(1)熟悉了modelsim软件；
(2)掌握了modelsim的编译和仿真的方法；
(3)会应用modelsim编译HDL的小程序。
实验二：简单组合电路设计
一、实验目的：
（1）掌握基于Modelsim 的数字电路设计方法；
（2）熟练掌握HDL 程序的不同实现方法。
二、实验要求：
用与门和或门来实现。即：Y=A&B+C。实验步骤：
（1）分析原理；
（2）根据原理编写程序并进行仿真；
（3）观察波形，分析仿真结果是否正确。
实验内容：
设计一个三人表决器（高电平表示通过），实验内容如下：
（1）三个人，一个主裁判，两个副裁判；
（2）规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。使用Verilog HDL 程序实现上述实验内容，并使用modelsim仿真(要求：至少使用两种方法实现上述实验内容和testbench)。
方法一：
程序：
module two(a,b,c,y);
input a,b,c;
output y;
assign
y=a+b&c;
endmodule
module t_two;
reg a,b,c;
wire y;
initial
begin
a=0;
#20 a=1;
#40 a=0;
#200 $stop;
end
initial
begin
b=1;
#30 b=0;
#70 b=1;
#100 $stop;
end
initial
begin
c=0;
#20 c=1;
#50 c=0;
#170 $stop;
end
two u1(a,b,c,y); endmodule
三、实验结果：波形：
方法二：
module two_2(a,b,c,y); input a,b,c;
output y;
reg y;
always@(a or b or c) begin
if(a==1'b1)
y=1'b1;
else
y=a+b;
end
endmodule
module t_two_2;
reg a,b,c;
wire y;
initial
begin
a=1'b0;
forever #20 a=~a; end
initial
begin
b=1'b0;
forever #35 b=~b; end
initial
begin
c=1'b1;
forever #25 c=~c; end
two_2 u1(a,b,c,y); endmodule
波形：
四、心得：
（1）同样的电路可以通过不同的方法来进行仿真实现；
（2）灵活运用数电知识，写出简单的逻辑表达式，可以使编程简单；（3）Alwaya模块和assign语句的异同；
（4）Initial模块的灵活运用；
（5）对HDL有了更进一步的了解。
实验三二进制全加器设计一、实验目的：
（1）熟悉Verilog HDL 元件例化语句的作用；
（2）熟悉全加器的工作原理；
（3）用Verilog HDL 语言设计四位二进制全加器，并仿真，下载验证其功能。
二、实验要求：
（1）一位全加器原理：
A i
B i分别是两个二进制位，
C i-1是前级进位，C i是进位，S i是加法结果。
S i=A i^B i^C i-1
C i=A i&B i+A i&C i-1+B i&C i-1
（2）四位二进制全加器原理:
在一位全加器基础上设计多位全加器，利用进位进行级联。
实验步骤：
（1）分析原理；
（2）根据原理编写程序并进行仿真；
（3）观察波形，分析仿真结果是否正确。
实验内容：
一：用Verilog HDL语言描述一位全加器：
程序：
module three(ad1,ad2,c,ss,sc);
input ad1,ad2,c;
output ss,sc;
assign
ss=ad1^ad2^c;
assign
sc=ad1&ad2+ad1&c+ad2&c;
endmodule
module t_three;
reg ad1,ad2,c;
wire ss,sc;
initial
begin
ad1=1'b0;
forever #10 ad1=ad1+1'b1;
end
initial
begin
ad2=1'b0;
forever #80 ad2=ad2+1'b1;
end
initial
begin
c=1'b0;
forever #640 c=c+1'b1;
end
three text(ad1,ad2,c,ss,sc);
endmodule
波形：
二：用Verilog HDL 元件例化语句实现四位全加器
程序：
module three(a1,a2,c,s,sc);
input a1,a2,c;
output s,sc;
assign
s=a1^a2^c;
assign
sc=a1&a2+a1&c+a2&c;
endmodule
module three2(ad1,ad2,c,ss,sc); input [3:0] ad1,ad2;
input c;
output [3:0] ss;
output sc;
wire c1,c2,c3;
three u1(ad1[0],ad2[0],c,ss[0],c1); three u2(ad1[1],ad2[1],c1,ss[1],c2); three u3(ad1[2],ad2[2],c2,ss[2],c3); three u4(ad1[3],ad2[3],c3,ss[3],sc);
endmodule
module t_three2;
reg [3:0] ad1,ad2;
reg c;
wire [3:0] ss;
wire sc;
initial
begin
ad1=4'b0;
forever #10 ad1=ad1+1'b1;
end
initial
begin
ad2=4'b0;
forever #80 ad2=ad2+1'b1;
end
initial
begin
c=4'b0;
forever #640 c=c+1'b1;
end
three2 text(ad1,ad2,c,ss,sc); endmodule
三、实验结果:
波形：
四、心得：
在仿真时，输出结果会有毛刺，采用以下方法可以消除毛刺（1）发现并消去互补相乘项；
（2）增加乘积项以避免互补项相加；
（3）输出端并联电容器。
实验四二进制计数器设计
一、实验目的：
（1）熟悉Verilog HDL时序电路的设计方法；
（2）了解清零和使能的概念，以及同步清零和异步清零的区别；
（3）用Verilog HDL 语言设计二进制计数器，并仿真；
二、实验要求：
计数器是最常见的寄存器逻辑电路，从微处理器的地址发生器到频率计都需要用到计数器。一般计数器可以分为两类：加法计数器和减法计数器。加法计数器每来一个脉冲计数值加1；减法计数器每来一个脉冲计数器值减1；有时将两者做在一起称可逆计数器。计数器也分为自由计数器和可预置计数器。有的计数器只有简单复位控制端，称自由计数器；有的计数器可以预置计数初值，称可预置计数器。
下面将用Verilog HDL语言设计一个带异步同步清零的二进制加法计数器。计数器采用，有一个时钟输入端CLK，每个时钟上升沿，计数器工作。一个同步清零端CLR，CLR=1 时，清零。一个使能端ENA，ENA=1 时计数，ENA=0 时保持二进制输出为Q3、Q2、Q1、Q0，一位进位输出信号OUTQ。当计数输出端Q3Q2Q1Q0=1111 时，OUTY=1。
实验步骤：
（1）分析原理；
（2）根据原理编写程序并进行仿真；
（3）观察波形，分析仿真结果是否正确。
实验内容：
一、编程实现二进制计数器并仿真：
程序：
module four (count, clk, reset);
output [3:0] count;
input clk, reset;
reg [3:0] count;
always @ (posedge clk or posedge reset)
if (~reset)
count = 4'h00;
else
count <= count + 4'h01; endmodule
module t_four;
reg clk;
reg reset;
wire count;
parameter FAST_PERIOD = 10; initial
begin
clk = 0;
forever
# (FAST_PERIOD/2) clk = ~clk; end
parameter PERIOD = 20;
initial
begin
reset= 0;
# PERIOD reset =1;
# (10*PERIOD) reset= 0;
end
four u1(count,clk,reset); endmodule
三、实验结果
波形：
二、编程实现十进制计数器，含同异步清零端和进位输出端
程序：
module four(clk,rst,outy,count);
input clk,rst;
output count;
output [3:0] outy;
reg count;
reg [3:0] outy;
always@(posedge clk)
begin
if(rst)
begin
outy<=4'b0;
count<=1'b0;
end
else
if(outy==4'b1001)
begin
outy<=4'b0;
count<=1'b1;
end
else
begin
outy<=outy+4'b1;
count<=1'b0;
end
end
endmodule
module t_four;
reg clk;
reg rst;
wire count;
parameter FAST_PERIOD = 10;
initial
begin
clk = 0;
forever
# (FAST_PERIOD/2) clk = ~clk;
end
parameter PERIOD = 20;
initial
begin
rst= 0;
# PERIOD rst =1;
# (10*PERIOD) rst= 0;
end
four u1(clk,rst,count);
endmodule
实验结果：
波形：
四、心得：
（1）明白了异步清零与同步清零功能的不同；
（2）学会用HDL设计时序电路；
（3）学会编写不同进制的计数器，加深了对HDL语言的理解和应用。
实验五基本IO实验
一、实验目的
（1）学习QuartusⅡ 5.0的基本操作。
（2）熟悉教学实验板的使用。
二、实验要求:
利用一个常开按钮（实验板上的KEY1）作为输入（常开时输入1，闭合时输入0），经
过一个反相器后输出到核心板的一个LED。KEY1 常开时，LED灭，按下（闭合）实验板上
的KEY1，该LED点亮。（最主要是要熟悉QuartusⅡ 5.0如何使用，并且与实验板结合起来，将其程序在实验板中呈现出来，为后来的HDL 课程设计打下基础。）
实验内容:
学会如何操作QuartusⅡ 5.0软件，并且编译程序，看能否执行完成，使程序能够成功的烧入实验箱中，从而熟练掌握QuartusⅡ 5.0的基本操作。
三、实验步骤（安装与使用QuartusⅡ 5.0）
1、注册与使用
点击桌面上的Quartus II图标，看软件有没有注册成功。
2、建立工程
运行QuatrusII 软件，建立工程，File→New Project Wizad。
点击New Project Wizard 后弹出指定工程名的对话框，在Diectory, Name,Top-Level
Entity 中填写。
按Next 按钮，出现添加工程文件的对话框。
在这里我们先不用管它，直接按Next 进行下一步，选择FPGA 器件的型号。
在Family 下拉框中，我们选择Cyclone 系列FPGA，然后在“Available devices：”中根据核心板的FPGA 型号选择FPGA 型号，注意在Filters 一栏选上“Show Advanced Devices”，以显示所有的器件型号。一直按Next进行，最后按Finish 按钮即建立一个空项目。
3、建立文本文件
File→New，选择Verilog HDL File。
4、输入程序（下面程序中已描述）
5、编译：按主工具栏上的编译按钮即开始编译。
6、仿真
建立波形仿真文件。File→New，选择other files 页面。
保存波形文件（不要修改文件名）。点击工具栏上的按钮进行仿真，得到仿真结果，观察是否和设计相符。
7、下载
（1）下载设置：如果第一次使用下载线下载配置文件到FPGA，则需要在Q2 软件设置下
载线的型号等信息。
先将ByteBlasterII 下载线的一头接到PC的并口，执行菜单Tools→Programmer。
打开下载界面，可看到No Hardware，表示还没有设置下载线，点击Hardware Setup，弹出“Hardware Setup”对话框。
点击“Add Hardware”，弹出“Add Hardware”对话框。在Hardware type 下拉列表选择“ByteBlasterMV or ByteBlasterII”，点OK
返回“HardwareSetup”对话框，从“Currently selected hardware：”下拉列表选择ByteBlasterII[LPT1]，点击“Close”返回下载界面，可看到下载线已经被添加。
（2）将ByteBlasterII下载线一头与PC连接，另一头插入到JTAG口或EPCS4的下载口。
（3） FPGA 核心板接上5V 电源。
（4）如果只是调试一下设计是否成功，可通过JTAG 口把芯片的配置信息下载到FPGA 芯
片内，掉电后配置信息丢失。此时，下载界面的“Mode：”下拉列表应选择“JTAG”，并
选择工程中.sof 后缀的文件进行下载。（注意记得在
“Program/Configure”那个方框那里打
上“√”，其它“Verify”、“Blank Check”等可根据需要选择。）（5）如果要下载到非易失Flash 配置芯片（掉电后配置信息不丢失）里去，则将ByteBlasterII
插到EPCS1 芯片的下载口。并在下载界面的“Mode：”下拉列表应选择“Active Serial
Programming”，并选择工程中.pof 后缀的文件进行下载。
四、程序
非门：
源程序：module testio(key1,led1);
input key1;
output led1;
assign led1 = ~ key1;
endmodule
四、心得：
（1）理解FPGA的设计流程和QuartusII 软件的基本用法。
(2) 通过这次基础，为以后实验更多的项目提供支持。
实验一Modelsim 仿真软件的使用
一、实验目的
(1)熟悉Modelsim 软件；
(2)掌握Modelsim 软件的编译、仿真方法；
(3) 熟练运用Modelsim软件进行HDL 程序设计开发
五、实验内容
用Verilog HDL 程序实现一个异或门，Modelsim 仿真，观察效果程序：
module one(key1,key2,led1);
input key1,key2;
output led1;
assign led1 = ~ (key1+key2);
endmodule
module t_one;
reg data_in1,data_in2;
wire data_out;
initial
begin
data_in1 = 0;
#50 data_in1 = 1;
#50 data_in1 = 0;
#50 data_in1 = 0;
$stop;
end
initial
begin
data_in2 = 0;
#30 data_in2 = 1;
#40 data_in2 = 0;
#70 data_in2 = 0;
$stop;
end
one test(data_in1,data_in2,data_out);
endmodule
实验要求：
异或门是数字逻辑中实现逻辑异或的逻辑门。若两个输入的电平相异，则输出为高电平1；若两个输入的电平相同，则输出为低电平0。
实验步骤：
（4）分析原理；
（5）根据原理编写程序并进行仿真；
（6）观察波形，分析仿真结果是否正确。
数据库第二次试验报告 PB10011020 刘思轶实验内容 本实验有两个可选题目，旅游出行和药品免疫库。本程序即为旅游出行的一个实现。 实验原题摘要如下 数据关系模式： 航班FLIGHTS( String flightNum, int price, int numSeats, int numAvail, String FromCity, StringArivCity)； 宾馆房间HOTELS( String location, int price, int numRooms, int numAvail)；出租车CARS( String location, int price, int numCars, int numAvail)；客户CUSTOMERS( String custName)； 预订情况RESERVATIONS( String resvKey, String custName, int resvType) 系统基本功能： 1．航班，出租车，宾馆房间和客户基础数据的入库，更新（表中的属性也可以根据你的需要添加）。 2．预定航班，出租车，宾馆房间。 3．查询航班，出租车，宾馆房间，客户和预订信息。 4．查询某个客户的旅行线路。 5．检查预定线路的完整性。 6．其他任意你愿意加上的功能。 程序功能 本系统由旅行服务提供商运营，发布在支持PHP + MySQL 的服务器上。 系统默认有三个角色，游客、用户和管理员。它们的权限如下 1、游客 查询当前航班、旅馆和出租车的预订情况； 2、注册用户 游客的所用权限； 查询当前预订； 预订航班、旅馆和出租车； 退订航班、旅馆和出租车。 打印旅行路线 检查预定路线的完整性。 检查航班的完备性 3、管理员 注册用户的所用权限
<基于Verilog HDL显示译码器设计>实验报告 学生姓名： 班级学号： 指导老师：
<实验报告内容> 一、实验名称：基于Verilog HDL 显示译码器设计 二、实验学时：4学时 三、实验目的：进一步掌握QuartusII 软件逻辑电路设计环境及Verilog HDL 的基本语法，熟悉设计流程及思路。掌握显示译码器的工作原理及应用。（提示：本实验将涉及到verilog 的条件语句（如if …else, case ….end case, for ….等）、赋值语句（如assign 等）和二进制变量位宽的定义等内容，请大家实验前做好本部分预习和自学，可参考本课本第九章内容，也可自行查找有关Verilog 设计基础的相关内容，推荐参考书：北京航空航天出版社，夏宇闻编著 ）。通过对所设计逻辑电路功能仿真，分析所设计电路逻辑功能是否正确，掌握逻辑功能仿真的方法。 四、实验内容：基于verilog 的显示译码器逻辑设计及功能仿真 五、实验原理：（1）半导体发光二极管（LED ）数码显示器：半导体发光二极管数码显示器由7（或8）个LED 排成“日”字形，称为七段（或八段），封装成数码管，如错误！未找到引用源。所示。LED 数码管内部有共阴极和共阳极两种接法。如错误！未找到引用源。。 （2 ）常用显示译码器管脚功能（74LS148）：LCD —七段显示译码器：介绍常用的74LS148七段显示译码器， 图 3为74LS48 74LS48 (a ) 图 1 图 2 CC f g a b c d e BI 7123456
图 3 （3）74LS48的逻辑功能：如表1： 表1 其译码器输出（Ya～Yg）是高电平有效，适用于驱动共阴极LED数码管，显示的字形表中所示。因其译码器输出端的内部有上拉电阻（是2K的限流电阻），因此在与LED管连接时无需再外接限流电阻。 具体功能介绍及内部设计图，请自行上网查阅74LS48的DATASHEET。 六、实验步骤： 1.复习QuartusII软件逻辑电路设计环境及Verilog HDL的基本语法，熟悉设计流程及思路。 2.做好预习和自习，查找相关资料。 3.设计出文本输入并进行功能仿真。
数字测图实习报告 专业 班级 组号 姓名 学号 指导教师 2018 年 11 月 1 日至 2018 年 11 月12 日 目录
一、实习目的及意义1 二、实习内容及要求1 三、数字地形图测绘基本原理2 四、数字地图测绘过程2 五、参考资料7 六、实习心得8
数字测图实习报告 2018-11-1至2018-11-12我们工程测量技术专业学生在校进行了为期两个星期的数字化测图实习。 一、实习目的及意义 通过这次实习，使我们对《数字化测图》这门课程有一个系统的了解和掌握，进一步加深我们对数字化测图的基本理论和基本知识的理解，提高我们实际操作的能力。本次实习培养了我们理论联系实际，分析问题以及实地解决问题的能力，更要求我们在工作中要实事求是，严谨认真，吃苦耐劳，同时还要团结协作，相互配合，共同完成好小组的实习任务。从各方面锻炼自己，为以后的测量工作打下良好的基础。 二、实习内容及要求 1、实习的具体内容如下： 1、数字地图测绘 <1）练习和掌握全站仪的使用方法； <2）每组测绘一幅1：1000的数字地图； <3）熟悉和掌握南方CASS地形测图软件编辑地形图的基本方法。 2、数字地图的工程应用 <1）完成测站改正； <2）完成设计路线的断面图绘制； <3）用DTM和断面法计算土方量。 3、MAPGIS扫描矢量化 熟悉MAPGIS软件进行扫描矢量化的步骤和方法。 2、实习的具体要求如下 (1)掌握数字化测图的基本过程和基本方法。 (2)掌握并熟练全站仪的使用。 (3)掌握使用数字成图软件<南方CASS）进行数字地图编绘的 方法。
(4)掌握矢量化软件进行地图的扫描矢量化操作步骤和方法。 三、数字地形图测绘基本原理 采用草图法进行数字化测图，主要作业过程分为三个步骤：数据采集，数据处理及地形图的数据输出。在本次实习中利用中纬全站仪进行外业数据采集，在内业计算机上采用南方CASS软件进行数据处理成图。 四、数字地图测绘过程 1、踏勘，选点 本次实习地点是杨凌职业技术学院南校区，地形十分熟悉。 老师带领我们在校区大门口选择一点作为已知点，根据一份小比例尺图，选出一条闭合导线，现场选出导线点，并均匀分布在校内，共计6个点。导线点的选择应注意是否相互通视，架设仪器是否安全方便。 2、控制测量 全站仪测角、测边： 在已知导线点上架设全站仪，对中整平后量取仪器高、开机。同时将棱镜架设在待测点出对中整平。 在全站仪中创建一个文件CL24-02，用来保存测量数据.。 在当前文件下，按照提示输入测站点点号和给定的坐标、仪器高、目标高<取至毫M位），设置EDM，并瞄准后视点，进行后视置零定向。 定向完后仪器照准目标点棱镜，盘左盘右观测并测存，将屏幕显示结果记录在导线坐标记录表上。 导线边长、水平角施测要求及精度要求： ①观测：水平角观测一个测回，起始点采用全圆方向法观 测，内角采用测回法观测；距离测量往测一测回<瞄准目 标一次，读数4次），直接读记平距； ②取位：角度取至秒，距离取至mm，坐标取至mm；
HDL实验报告 专业电子科学与技术 姓名 学号 指导老师
1 实验一Modelsim仿真软件的使用 1.1 实验目的 (1)熟悉Modelsim 软件； (2)掌握Modelsim 软件的编译、仿真方法； (3)熟练运用Modelsim 软件进行HDL 程序设计开发。 1.2 实验步骤 (1)学习使用Modelsim软件； (2)分析原理及功能； (3)用Verilog HDL编写程序； (4)编写测试程序进行仿真； (4)观察波形，分析仿真结果是否正确。 1.3 实验内容 用Verilog HDL 程序实现一个异或门，Modelsim 仿真，观察效果。 1.4.1 程序 module my_xor(ina,inb,out); input ina,inb; output out; assign out=ina^inb; endmodule module t_xor; reg ina,inb; wire out; initial begin ina=1'b0; forever #20 ina=~ina; end initial begin inb=1'b0; forever #10 inb=~inb; end my_xor tt(.ina(ina),.inb(inb),.out(out)); endmodule
2 实验二简单组合电路设计 2.1 实验目的 (1)掌握基于Modelsim 的数字电路设计方法； (2)熟练掌握HDL 程序的不同实现方法 2.2 实验步骤 (1)分析原理及功能； (2)根据原理用Verilog HDL编写程序； (3)编写测试程序进行仿真； (4)观察波形，分析仿真结果是否正确。 2.3 实验内容 设计一个三人表决器(高电平表示通过) ，实验内容如下： (1)三个人，一个主裁判，两个副裁判； (2)规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。使用Verilog HDL 程序实现上述实验内容，并使用modelsim 仿真(要求：至少使用两种方法实现上述实验内容和testbench)。 2.4.1 程序 方法1： module voter(v0,v1,v2,y); input v0,v1,v2; output y; assign y=v0|(v1&v2); endmodule 方法2： module voter(v0,v1,v2,y); input v0,v1,v2; output reg y; always @(v0,v1,v2) begin if(v0) y=1;
数字化测图总结 为期三周的数字化测图已经结束了，在这三周里，我和我们小组的成员都很积极，各自做好自己的工作，然后轮流作业，让每一个人都掌握了测图、画草图、跑镜等各个步骤。同时，通过三周的合作，同学们之间增进了友谊，锻炼了合作精神。虽然实习很辛苦，但是当看到我们的实习成果时，我们还是很欣慰的。在这次测量实习中，我们组的同学一直都秉着科学严谨的态度。由于是刚开始实习，我们的理论知识和操作技术都不是很熟，有时一个地区要测好几次呢，虽然辛苦些，总算得到了不错的成果。 这次实习的效果是明显的。从我们第一天不知道该干什么，到后来大家各司其职配合默契，无论是个人操作仪器还是大家一起完成一项测量任务，我们的进步都是有目共睹的。我们在工作过程中必须秉着对全组负责的态度，认真完成自己的任务。同时，这次实习是以小组形式进行的，遇到难题，大家也会一起讨论和解决，虽然并非每次都尽善尽美，但每个组员都基本解决了平时产生的一些小疑惑。通过大家的合作与讨论，大家的知识也得到了补充，而这些在平时是很难发现和解决的。下面来大概介绍下我在实习中做的主要工作： 1.观测：○1观测的工作需要不断的重复，要注意不能按错键，有时大意一下，就会记录错一个点，这时就需要观测者和绘图者的及时交流，每隔几点就要核对一下点号，记录错误时还可以改正，舍弃一点有时也是很有必要的。○2因为观测者和跑尺员有时会相隔很远，跑尺员很难知晓观测员是否记录完毕，所以作为观测者在测量完毕后，
要即时通知跑尺员选择下一个点。○3对中整平的过程中，要注意踩实和来往的人流，因为当地的路面和泥土松弛，有时重力的踩踏地面就可以影响到全站仪的水平，这些会增加对中整平的难度。同时在测量过程中，也应当注意仪器的安稳与安全。○4测量时，要准确无误，做到快准狠兼备。 2.跑尺：○1在扶尺的过程中，应尽量保持棱镜的竖直平稳，不能三心二意，不必要的晃动会增加观测的难度，也会浪费大量的时间。○2由于有时和观测者相距很远，因此需要时常注意观测者的动作，手势还有喊话都要仔细揣摩。○3调整镜高时，要记得及时通知观测者，以便他的更改。○4注意点的选取，要能够有代表性和可观测性，尽量排除障碍物的阻挡，有树枝草木阻挡视线时，可以请组员排除。 3.绘图：○1时刻与观测者交流，确保点号绘图的正确。○2帮助跑尺员选取精确地选择点，记录下特殊点，准确地绘出草图。 总之，从这次实习中我得到了很多知识和教训，期待下一次的实习，希望能够学到更多专业的技巧，还有和大家一起交流合作的时光，我会倍加珍惜！
PAM和PCM编译码器系统 一、实验目的 1.观察了解PAM信号形成的过程；验证抽样定理；了解混叠效应形成的原因； 2.验证PCM编译码原理；熟悉PCM抽样时钟、编码数据和输入/输出时钟之间的关系；了 解PCM专用大规模集成电路的工作原理和应用。 二、实验内容和步骤 1.PAM编译码器系统 1.1自然抽样脉冲序列测量 （1）准备工作； （2）PAM脉冲抽样序列观察； （3）PAM脉冲抽样序列重建信号观测。 1.2平顶抽样脉冲序列测量 （1）准备工作； （2）PAM平顶抽样序列观察； （3）平顶抽样重建信号观测。 1.3信号混叠观测 （1）准备工作 （2）用示波器观测重建信号输出的波形。 2.PCM编译码器系统 2.1PCM串行接口时序观察 （1）输出时钟和帧同步时隙信号的观察； （2）抽样时钟信号与PCM编码数据测量； 2.2用示波器同时观察抽样时钟信号和编码输出数据信号端口（TP502），观测时以TP504 同步，分析掌握PCM编码输数据和抽样时钟信号（同步沿、脉冲宽度）及输出时钟的对应关系； 2.3PCM译码器输出模拟信号观测，定性观测解码信号与输入信号的关系：质量，电平， 延时。 2.4PCM频率响应测量：调整测试信号频率，定性观察解码恢复出的模拟信号电平，观测 输出信号电平相对变化随输入信号频率变化的相对关系； 2.5PCM动态范围测量：将测试信号频率固定在1000Hz，改变测试信号电平，定性观测解 码恢复出的模拟信号的质量。 三、实验数据处理与分析 1.PAM编译码器系统 （1）观察得到的抽样脉冲序列和正弦波输入信号如下所示：
上图中上方波形为输入的正弦波信号，下方为得到的抽样脉冲序列，可见抽样序列和正弦波信号基本同步。 （2）观测得到的重建信号和正弦波输入信号如下所示： 如上图所示，得到的重建信号也为正弦波，波形并没有失真。 （3）平顶抽样的脉冲序列如下所示： 上图中上方的波形为输入的正弦波信号，下方为PAM平顶抽样序列。 （4）平顶抽样的重建信号波形： 可见正弦波经过平顶抽样，最终重建的信号仍为正弦波。 （5）观察产生混叠时的重建信号的输出波形 在实验时将输入的正弦波频率调至7.5KHz，通过示波器观察得到的输入正弦波波形和输出的重建信号如下所示： 由于实验时采用的抽样频率为8KHz，所以当输入的信号频率为7.5KHz时已经不满足抽样定理的要求了，所以会产生混叠误差，导致了输出的重建波形如上图所示，不再是正弦波了。 从测量结果可以得出如下规律：随着输入正弦波信号的频率逐渐升高，输出重建波形的幅值逐渐降低。这是由于在实验电路中加入了抗混滤波器，该滤波器随着频率的升高会使处理的信号的衰减逐渐变大，所以如试验结果所示，随着输入信号频率的升高，输出信号的幅值在逐渐变小。 （7） 在不采用抗混滤波器时输入与输出波形之间的关系，得到的结果如下表所示：
目录 实验一 (2) 实验二 (9) 实验三 (21) 实验四 (44)
实验一 实验目的：熟悉硬件开发流程，掌握Modelsim设计与仿真环境，学会简单组合逻辑电路、简单时序逻辑电路设计，不要求掌握综合和综合后仿真。 实验内容：必做实验：练习一、简单的组合逻辑设计 练习二、简单分频时序逻辑电路的设计 选做实验：选做一、练习一的练习题 选做二、7段数码管译码电路 练习一、简单的组合逻辑设计 描述一个可综合的数据比较器，比较数据a 、b的大小，若相同，则给出结果1，否则给出结果0。 实验代码： 模块源代码： module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; endmodule 测试模块源代码： `timescale 1ns/1ns `include "./compare.v" module t; reg a,b; wire equal; initial begin a=0; b=0; #100 a=0;b=1; #100 a=1;b=1;
#100 a=1;b=0; #100 a=0;b=0; #100 $stop; end compare m(.equal(equal),.a(a),.b(b)); endmodule 实验波形 练习二、简单分频时序逻辑电路的设计 用always块和@(posedge clk)或@(negedge clk)的结构表述一个1/2分频器的可综合模型，观察时序仿真结果。 实验代码： 模块源代码： module halfclk(reset,clkin,clkout); input clkin,reset; output clkout; reg clkout; always@(posedge clkin) begin if(!reset) clkout=0; else clkout=~clkout; end endmodule 测试模块源代码： `timescale 1ns/100ps `define clkcycle 50 module tt; reg clkin,reset; wire clkout;
《数字摄影测量学》之“4D 产品生产”综 合实习实验报告 一、实验任务及目的 在所有专业课程结束之后，为巩固所学知识，通过毕业前的以实际生产为标准的4D 产品生产实习，进一步深入掌握摄影测量学的基础理论以及全数字摄影测图过程。包括掌握VirtuoZo 的主要模块的功能、数字高程模型(DEM)、数字正射影像(DOM)、数字栅格地图(DRG)、数字线画地图(DLG)的制作工艺与流程。并在4D产品基础上，制作出该区域虚拟现实成果。 此实习主要针对遥感科学与技术专业中摄影测量与遥感方向的本科生。 二、试验流程 设置模型参数设置 影像 参数 设置 DEM 参数 设置 正射 影像 参数 设置 等高 线参 数 模型定向 (内相对绝对) 打开工程 打 开 模 型 核线重采样 影像匹配 编辑匹 配结果 生成 DEM 生成 等高线 生成正 射影像 生成等高线叠合 正射影像 IGS编辑4D产品 将4D成果导入三维软件
三、内容和形式 ●了解掌握VirtuoZo 的主要功能模块，利用自动空中三角测量软件完 成一个区域的加密任务 ●利用空中三角测量的成果，生成DEM ●进行数字微分纠正，生成DOM，并且进行影像镶嵌 ●采用已有航空影像的调绘资料，结合等高线图完成一幅全要素矢量 DLG 制作 ●对已有的纸质地形图扫描数字化，完成DRG 制作 ●将4D成果，导入三维软件，制作虚拟现实场景； 四、实验准备 ●23×23一对数字航空影像以及相应的影像参数。例如：主距、框标距、 摄影比例尺、成图比例尺、控制点、数字高程模型的间隔参数以及正 射影像的比例尺等。 ●每个学生提供一台数字摄影测量工作站VirtuoZo 及立体观测设备
Verilog HDL数字系统设计 实验报告汇总 任课教师 实验者姓名 学号 实验指导教师
姓名学号 时间地点 实验题目阻塞赋值与非阻塞赋值的区别 一．实验目的与要求 (1)通过实验，掌握阻塞赋值与非阻塞赋值的概念与区别; (2)了解非阻塞赋值和阻塞赋值的不同使用场合; (3)学习测试模块的编写,综合和不同层次的仿真。 二．实验环境 仿真软件： modlsim6.2SE 三．实验内容 阻塞赋值与非阻塞赋值,在教材中已经了解了他们之间在语法上的区别以及综合后所得到的
电路结构上的区别。在always块中,阻塞赋值可以理解为赋值语句是并发执行的。时序逻辑设计中,通常都使用非阻塞赋值语句,而在实现组合逻辑的assign结构中,或者always快结构中都必须采用阻塞赋值语句。 四．系统框图 五．实验波形图 六．实验体会 (1)一开始使用modelsimSE6.2时候不知道建立工作区的方法。后面请教了毕老师才知道如何来建立工作区。 (2)编译时候错误看不懂，细心找才发现‘ ` 两个符号有区别 (3)波形找不到，后来发现时没有放大。 七．代码附录： 源代码：
// ---------- 模块源代码：---------------------- // ------------- blocking.v --------------- module blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b = a; c = b; $display("Blocking: a = %d, b = %d, c = %d ",a,b,c); end endmodule //------------- non_blocking.v ------------------- module non_blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b <= a; c <= b; $display("Non_Blocking: a = %d, b = %d, c = %d ",a,b,c); end endmodule 测试模块： // ---------- 测试模块源代码：-------------------------- //------------- compareTop.v -----------------------------
第一篇数字化测图实训报告 《武汉大学测绘工程数字测图实习报告》 课程编号1030277 课程性质必修武汉大学测绘学院数字测图实习 控制测量实习报告 学院测绘学院 专业测绘工程地点一校区、三校区 班级11级10班 组号姓名王夏学号2011301610405 教师申丽丽、张涛
2012年2月12日至2012年2月25日 《数字测图》实验报告目录 1、前言 (3) 2、实习内容 1、实习项目、方法及要求 (3) 2、相关示意图 (5) 3、实习概况 (7) 4、实习过程 1、踏勘选点 (7) 2、导线测量（外业工作） (7) 3、导线测量（内页计算） (8)
4、水准测量（三等水准） (9) 5、考核 (10) 6、实习心得 (16) 附录1 导线坐标计算表 附录2三角高程计算表 附录3高程误差配赋表 1、前言 由于数字地形测量是一门实践性很强的学科，而测量实习对培养学生思维和动手能力、掌握具体工作程序和内容起着相当重要的作用。所以由学校统一部署安排，我们专业所有学生进行了为期两周的测量实习。 同时通过实习这一重要的实践教学环境，使学生能够理论联系实际，将所学知识系统化，完整化。在进行基本技能训练的基础上，使学生具备一定的动手能力和分析、解决问题的能力，具有较高的操作水平，培养学生的组织能力、协作精神以及实事求是、科学严谨的工作态度和任劳任怨、不畏艰苦的思想作风。
实习目的与要求 1、巩固和加深课堂所学理论知识，培养学生理论联系实际、实际动手能力； 2、熟练掌握常用测量仪器（水准仪、经纬仪、全站仪）的使用； 3、掌握导线测量、三角高程测量、三、四等水准测量的观测和计算方法。实习内容和任务 1、全站仪的加常数、竖角指标差检验和其他常规性检验； 2、水平角方向法多测回观测； 3、城市二级导线测量（全站仪三维导线，采用三角高程）； 4、三等水准测量（含水准仪i角的检验及其他常规检验）。 2、实习内容数字化测图实训报告 1、实习项目、方法及要求
课程名称计算机组成原理 课程代码6013749 实验时间2013 年12 月15 日 指导单位 指导教师 学生姓名年级 学号专业 成绩 实验名称 实验地点 6A-417 实验二通用寄存器单元实验 实验类型验证实验学时8 实验日期 实验目的和要求： 目的：1.了解通用寄存器的组成和硬件电路； 2 .利用通用寄存器实现数据的置数、左移、右移等功能 要求：按照实验步骤完成实验项目，实现通用寄存器移位操作。了解通用寄存器的工作原理运用。实验环境(实验设备) ：CPT实验机，连线
实验原理及内容 1．实验原理 <1>通用寄存器单元的工作原理： 通用寄存器的核心部件为2片GAL，它具有锁存、左移、右移、保存等功能。各个功能都由X1、X2信号和工作脉冲RACK来决定。当置ERA=0、X0=1、X1=1，RACK有上升沿时，把总线上的数据打入通用寄存器。可通过设置X1、X0来指定通用寄存器工作方式，通用寄存器的输出端Q0~Q7接入判零电路。LED（ZD）亮时，表示当前通用寄存器内数据为0。 输出缓冲器采用74LS244，当控制信号RA-O为低时，74LS244开通，把通用寄存器内容输出到总线；当控制信号RA-O为高时，74LS244的输出为高阻。 图1 通用寄存器原理图 <2>寄存器实验构成 1．通用寄存器由2片GAL构成8位字长的寄存器单元。8 芯插座RA-IN作为数据输入端，可通过端8芯扁平电缆， 把数据数据输入端连接到数据总线上。 2．数据输出由一片74LS244（输出缓冲器）来控制。用8 芯插座RA-OUT作为数据输出端，可通过端8芯扁平电 缆，把数据数据输出端连接到数据总线上。 3．判零和进位电路由1片GAL、1片7474和一些常规芯片 组成，用2个LED（ZD、CY）发光管分别显示其状态。
电子科技大学 实 验 报 告 一、实验室名称：虚拟仪器实验室 二、实验项目名称：交通灯设计实验 三、实验学时：4学时 四、实验原理
假设交通灯处于南北和东西两条大街的“十”字路口，如图1所示。用FPGA 开发板的LED 灯来模拟红、黄、绿3种颜色信号，并按一定顺序、时延来点亮LED ，如图2所示。图3给出了交通灯的状态转移图。设计使用频率为1Hz 的时钟来驱动电路（注1：仿真时采用1MHz 的时钟来驱动电路），则停留1个时钟可得到1S 的延时，类似停留3个时钟可得到3S 的延时，停留15个时钟可得到15S 的延时（注2：开发板工作时钟为50MHz ）。 北 南 西东 图1. 六个彩色LED 可以表示一组交通信号灯 图2. 交通灯状态 南北 东西 红 黄 绿 红 黄 绿 S0 1 0 0 0 0 1 S1 1 0 0 0 1 0 S2 1 0 0 1 0 0 S3 0 0 1 1 0 0 S4 0 1 0 1 0 0 S5 1 0 0 1 0 0
图3. 交通灯的状态转移图 顶层模块 时钟分频模块状态机跳转模块 图4. 交通灯的原理框图 五、实验目的 本实验是有限状态机的典型综合实验，掌握如何使用状态转移图来定义Mealy状态机和Moore状态机，熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。并通过一个交通灯的设计掌握利用EDA软件（Xilinx ISE 13.2）进行HDL代码输入方式的电子线路设计与仿真的详细流程。。 六、实验内容 在Xilinx ISE 13.2上完成交通灯设计，输入设计文件，生成二进制码流文件下载到FPGA开发板上进行验证。 七、实验器材（设备、元器件）
内蒙古科技大学 《数字化测图原理与方法》 实习报告 学院: 矿业工程学院 专业: 测绘工程10级-班 指导老师: 李世平 姓名: 张庆 学号: 1072143113 日期: 2012.06.30
数字化测图实习报告 一、实习时间和地点： 时间：2012年6月11日至2012年6月30日 地点：内蒙古科技大学校园内 二、实习性质、目的和任务： 《数字化测图原理与方法》实习是测绘工程专业本科生的实践性必修课程。 任务：掌握全站仪的数据采集、数据处理及室内成图。 目的：本次实习是在完成《数字化测图原理与应用》理论教学之后进行的，通过实习，使学生能够把学到的理论知识和实践有机的结合起来，充分提高实际操作技能数字化测图的原理与方法。 三、实习内容与要求： 实习内容： 1.野外数据采集：包括图根控制测量和碎步测量。 2.数据的传输：数据由全站仪传输到计算机，生成图形文件。 3.计算机图形编辑：利用数字测图软件进行人机交互式的图形 编辑与修改。 4.图幅整饰：地形图的分幅、图廊的自动绘制。 5.地形图输出：绘图仪输出图纸。 实习要求：
1.全面、系统的掌握数字化测图的理论和方法。 2.每组应完成一幅（50cm*50cm）1：1000 数字地形图。 3.实际测图过程中，一切操作都应遵循数字化测图图式、规范 的要求。 四、实习测区概况： 内蒙古科技大学坐落在首批全国文明城市、美丽的草原钢城——包头，她始建于1956 年。包头市位于中国内蒙古自治区中西部，坐落在著名的黄河河套顶端，北于蒙古国接壤，东西两侧是土默川平原和河套平原，是连接环渤海经济带和西北地区的战略要地，是自治区战略布局中腹地开发的关键地区，属半干旱中温带大陆性季风气候，2002 年包头市年均气温8.5 ℃，年最低气温－ 27.6 ℃，年最高气温35.5 ℃，年降水总量262.9 毫米，年最 大风速11．0米／秒，平均风速1.8 米／秒，年日照时数2806 小时，年平均相对湿度52％，全年沙尘天气12 次。夏秋之时，是包头绝佳季节，清风送爽，花香色艳，瓜果丰盛，蔬菜充足，是理想的避暑胜地。冬春二季，冰封雪飘，银装素裹，别具北国特色。目前，学校占地121 万平方米，建筑面积65 万平方米，其中，教学行政用房31 万平方米。分为东西两院，东院为高职院，西院为本科院。由于测区位于大学校园内交通便利，测区有三条主干道，若干交叉道。形成了网型，由于校园高楼林立，通视条件较差，所以控制网应沿路线布设。形成网型控制网。但是由于校园人流量较大也给测量带来一定的麻烦。测区地势较为平
电力系统经济学基础实验 ：世昌 学号：201100190242 2014.05.25
实验二输电网对电能交易的影响 实验目的：通过实验，了解电力市场中输电网的运营，理解节点电价的计算、阻塞对电能交易的影响以及电网安全评价等；理解可用输电能力的计算。 实验条件： 1．采用PowerWorld仿真软件。 2．实验系统的组成： 实验系统是由四条输电线、五台机组组成的三节点系统，线路参数、负荷分布以及发电机参数分别见表1、表2和表3。 表1．线路参数 表2．负荷分布
表3．发电机参数 实验容： （一）逐次进行如下实验 1．在PowerWorld中建立实验系统。采用PowerWord中的现成试验系统版本
2．用最优潮流求解系统的最优安全经济调度。记录潮流和节点电价，并回答：
（1）节点电价与机组的边际成本间是什么关系？ 答：根据上述构建的模型，节点的边际价格等于向该节点增加单位功率负荷供电时成本的增加量。而增加节点3处的单位功率（使其负荷变为301）节点3处的电价仍然是7.5$/Mwh，此价格由边际机组2的成本决定。 （2）哪台机组是边际机组？ 答；机组2是边际机组 （3）比较并解释边际机组和非边际机组所获利润的不同。 答：上述系统中机组2为边际机组，发电边际成本为7.5$/Mwh，机组1为完全带负荷机组，发电边际成本为5$/Mwh。由于完全带负荷机组已经达到其发电量上限故多余的负荷应由边际机组提供，此时的市场价格取决于边际机组能接受的价格，此价格高于完全带负荷机组发电成本（非边际机组），非边际机组按此价格参与市场交易将获得跟大的收益。 （4）在节点2增加1MW负荷，目标函数的增加值为多少？与节点2的节点电价之间是什么关系？ 答：
五邑大学实验报告 实验课程名称 ) 数字频率计的Verilog HDL语言实现 院系名称：信息工程学院 专业名称：通信工程(物联网工程) 实验项目名称：EDA实验 班级： 110711 学号： 。 报告人：冯剑波
实验六 数字频率计的Verilog HDL 语言实现 一、实验目的： 1、掌握较复杂数字电路或系统的纯Verilog HDL 实现方法； 2、体会纯Verilog HDL 语言输入设计与原理图输入设计的差别。 二、实验原理： 【 数字频率计是用来测量输入信号的频率并显示测量结果的系统。一般基准时钟的高电平的持续时间为s T 10 ，若在这0T 内被测信号的周期数为N 则被测信号的频率就是N ，选择不同的0T ，可以得到不同的测量精度。一般0T 越大，测量精度越高，但一次的测量时间及频率计所需的硬件资源也增加。 三、设计任务与要求： 1、设计一个6位频率计，测量范围从1Hz 到99 99 99Hz ，测量结果用6个数码管显示，基准时钟频率为1Hz ； 2、只显示测量结果，中间计数过程不显示；结果更新时间2秒一次； 3、频率计只设一个复位键，按下该键（reset=0）系统复位，释放该键（reset=1）系统工作，测量并显示结果。 4、显示用静态方式； 5、用Verilog HDL 实现上述要求的频率计。 四、设计源程序及注释与仿真结果 设计源程序： module pinlvji(oHEX0,oHEX1,oHEX2,oHEX3,oHEX4,oHEX5,clk_50M,clk_1Hz,reset,signal_out); @ input clk_50M,reset; //50MHz 时钟输入、复位 output[6:0] oHEX0,oHEX1,oHEX2,oHEX3,oHEX4,oHEX5; //数码管0-5，分别显示个、十、百、千、万、十万位的数字 output reg clk_1Hz; output reg signal_out; reg signal_in; reg[29:0] cnt; reg[29:0] cnt1; reg count_en; //计数允许，count_en=1时计数，下降沿到来时锁存 reg load; reg[3:0] ge,shi,bai,qian,wan,shiwan; reg cout1,cout2,cout3,cout4,cout5; reg[3:0] q0,q1,q2,q3,q4,q5; wire clr; always @(posedge clk_50M) //改变Hz 的范围，自己设定的频率1Hz-999999Hz begin
东北农业大学实验报告 课程名称：数字化测图技术 课程号：x 实验学期：2014—2015学年第一学期 学院：资源与环境学院 班级：城划1203 学号： A 姓名：付莹
实验一数字测图野外数据采集 （一）实验目的：掌握数字化测图野外数据采集模式、流程与方法 （二）实验内容与要求： 1.测量实习要求，测区任务布置 测区概况： 东北农业大学北区坐落于木材街59号,我小组测区范围为东北农业大学偏北地区，我小组具体范围为研楼及食品学院一带，测区建筑包括研究生楼，食品学院，以及食品院后的楼等建筑物。土地类型有平地，草地，沙地，沥青地面等。现有建筑物3幢，测区面积为54145.49平方米。 2. 测区图根控制测量：外业布网，观测与评差计算，控制测量成果数据 在测区内共有三个控制点，坐标分别为 2602——（..365） 2603——（..206） 2604——（..189） 在测量过程中，加密了两个支导线。在测区中由于树木及其它建筑物等遮挡，导致我测区范围内的部分建筑道路及路灯等独立地物无法观测，我们在已有控制点的基础上在研楼和食品学院进行了加密。 3.全站仪野外数据采集与数据存贮：全站仪参数设置，工程项目建立，外业数据采集数据 格式选择，测站建站及数据采集 测量前的准备工作 仪器的安置。在测量范围内选择一控制点点，作为测站，另外两点作为观测点。将全站仪安置于点，对中、整平。设置棱镜常数测距前须将棱镜常数输入仪器中，仪器会自动对所测距离进行改正。允分做好测量前的准备工作，不仪能使开工前测量工作顺利进行，而且对整个施工过程中的测量丁作都有重要影响。因此有关领导和测量放线：作人员都应重视和全面做好施工测量前的准备工作，为整个工程施工测量能顺利进行打好基础。 测量过程
实验二实验报告表 实验名称： 学号姓名：班级：实验时间： 实验报告表2-1 数值型数据在计算机中的二进制实验记录表 十进制整数分输入十进制整数内存整型数 据内存地址号 类 任意正整数7 0000011100000000 00010001000100 02 任意负整数-5 1111101111111111 00010003000100 04 最大数3276711111111011111111 00010005000100 06 最小数-32768000000001000000 00010007000100 08 绝对值最小数0 0000000000000000 00010009000100 0A 绝对值最大数-32768000000001000000 00010007000100 08 十进制实数分输入十进制实数内存实型数据 类 尾数部分阶码阶码的数学表示 任意正实数 2.211001100000011000100000 0 11001101 1 任意负实数-2.211001100000011001100000 0 11001101 1 最大数99.999911111111110001110100001 0 11110011 6 最小数-99.999911111111110001111100001 0 11110011 6 绝对值最小数0 00000000000000000000000 0 00000000 0 绝对值最大 数99.999911111111110001110100001 0 11110011 6 说明：本实验对计算机内存数据的存放拟定为：①整数用两个字节存储，并负数只考虑原码；②实数用 4 个字节存储，其中阶码部分占一个字节。 实验报告表2-2 其他进制数据与二进制转化实验记录表 其他进 制实验数据二进制 十进制6110 八进制7111 十六进 制 A 101 0 实验报告表2-3 数据的原码、补码和反码表示实验记录表 正十进制数113 负十进制数-103
数字测图实习报告 专业地籍测绘与土地信息管理 班级地测1411 组号2 姓名郑子汉 学号2014010768 指导教师林军强.张敏 2016年11月15日至2016年12月9日
目录 一、实习目的及意义 (1) 二、实习内容及要求 (1) 三、数字地形图测绘基本原理 (2) 四、数字地图测绘过程 (2) 五、参考资料 (7) 六、实习心得 (8)
数字测图实习报告 2010-11-1至2010-11-12我们工程测量技术专业学生在校进行了为期两个星期的数字化测图实习。 一、实习目的及意义 通过这次实习，使我们对《数字化测图》这门课程有一个系统的了解和掌握，进一步加深我们对数字化测图的基本理论和基本知识的理解，提高我们实际操作的能力。本次实习培养了我们理论联系实际，分析问题以及实地解决问题的能力，更要求我们在工作中要实事求是，严谨认真，吃苦耐劳，同时还要团结协作，相互配合，共同完成好小组的实习任务。从各方面锻炼自己，为以后的测量工作打下良好的基础。 二、实习内容及要求 1、实习的具体内容如下： 1、数字地图测绘 （1）练习和掌握全站仪的使用方法； （2）每组测绘一幅1：1000的数字地图； （3）熟悉和掌握南方CASS地形测图软件编辑地形图的基本方法。 2、数字地图的工程应用 （1）完成测站改正； （2）完成设计路线的断面图绘制； （3）用DTM和断面法计算土方量。 3、MAPGIS扫描矢量化 熟悉MAPGIS软件进行扫描矢量化的步骤和方法。 2、实习的具体要求如下 (1)掌握数字化测图的基本过程和基本方法。 (2)掌握并熟练全站仪的使用。 (3)掌握使用数字成图软件（南方CASS）进行数字地图编绘的方法。
低碳钢拉伸试验报告 试验目的:1. 掌握电子万能试验机操作; 2. 理解塑性材料拉伸时的力学性能; 3. 观察低碳钢拉伸时的变形特点; 4. 观察低碳钢材料的冷作硬化现象; 5. 测定低碳钢材料弹性模量E ; 6. 测定材料屈服极限sζ和强度极限bζ; 7. 测定材料伸长率δ和截面收缩率Ψ 试验设备:1. WDW3050型50kN电子万能试验机 2. 电子引伸计(标距:50mm;量程:5mm;精度0.001mm) 3. 游标卡尺 试件尺寸: 试验前试验后 标距长度l0= l1= 直径d0= d1= (颈缩断裂截面) 横截面积A0= A1= (颈缩断裂截面) 试验记录: 1.弹性模量 )(MPaζ iiiζζζ =+1 )10(6 ε iiiεεε =+1 i i iE ε ζ = =1ζ =1ε =1ζ =1ε =1E =2ζ =2ε =2ζ =2ε =2E =3ζ =3ε =3ζ =3ε =3E =4ζ =4ε =4ζ =4ε =4E =5ζ =5ε =5ζ =5ε =5E =6ζ =6ε =7ζ =6ζ =7ε =6ε =6E 平均值 == ∑ = 6 6 1i
iE E 2.屈服极限=× =%100 01 l ll δ 4.延伸率=Sζ 3.强度极限=bζ 5.截面收缩率=× =%100 10 A AA ψ 思考题: 1. 低碳钢属于典型的塑性材料,试绘制低碳钢拉伸曲线,并说明低碳钢拉伸过程分为几个典型阶段 负荷 位移 2. 衡量塑性材料的强度指标是什么 3. 衡量材料塑性特性的指标是什么 4. 低碳钢的冷作硬化现象应用于工程,主要是为了达到什么效果 5. 将人工计算的的弹性模量E 与计算机输出的结果比较,试分析误差原因. 6. 为了更加准确地利用试验数据计算材料的弹性模量E ,需要采取哪些措施 1 灰铸铁拉伸试验报告 试验目的:了解脆性材料拉伸时的力学性能. 观察脆性材料拉伸时的载荷—变形曲线. 测定灰铸铁拉伸时的强度极限bζ. 试验设备: WDW3050型50kN电子万能试验机,游标卡尺. 试件尺寸: 试验前试验后 标距长度l0= mm l1= mm 直径d0= mm d1= mm 横截面积A0= mm2A1= mm2 载荷-位移曲线 负荷 位移 强度极限:bζ= MPa 思考题:
汇编语言程序设计 实验报告 学号：100511530 班级:电气信息类1005 姓名：陆淑琴 指导老师：李诗高
实验一、汇编语言上机的基本过程及环境 【实验目的】 （1）熟悉汇编语言的编辑、汇编、连接及调试的全过程，重点掌握使用DEBUG调试程序的方法。 （2）了解汇编语言的程序结构。 【实验内容】 （1）在数据段中定义两个数（数据自拟，包含有正数和负数），要求编写程序分别计算出这两个数的和、差、积、商，并用Debug的相关命令查询计算结果（包括对CF，OF，SF，ZF的影响）。 （2）首先对AX,BX,CX寄存器赋初值(数据自拟)，再将AX寄存器的中间八位，BX的低四位和CX的高四位拼接成一个新的字，并把结果存入偏移地址为0000H的存储单元。其中BX的低四位作为结果字的高四位，CX的高四位作为结果字的低四位。并用Debug的相关命令查询内存单元的结果字。 源代码： DA TA SEGMENT val1 DW 1000h val2 DW 2000h maxv DW ? DA TA ENDS STACK SEGMENT STACK 'STACK'
DB 100H DUP(?) STACK ENDS CODE SEGMENT 'CODE' ASSUME CS:CODE, DS:DATA,SS:STACK .386 MAIN: MOV AX, DATA; MOV DS, AX PUSH val1 PUSH val2 CALL MAX ; POP maxv ;栈顶返回值出栈 MOV AX, 4c00H INT 21H MAX PROC PUSH BP ;执行该指令前堆栈情况 MOV BP, SP ;执行后堆栈情况 MOV AX, [BP+4] CMP AX, [BP+6] JA EXIT MOV AX, [BP+6] EXIT: MOV [BP+6], AX ;用栈顶返回值 POP BP RET 2 ;执行后堆栈情况 MAX ENDP CODE ENDS END MAIN 【实验步骤】 （1）用编辑软件（记事本、UltraEdit等）编辑一个扩展文件名为ASM的汇编语言源程序。 （2）用汇编程序MASM汇编上述的汇编语言源程序，形成目标代码文件。（扩展名为OBJ） （3）用连接程序LINK连接目标代码文件，形成可执行文件。（扩展名为EXE）（4）用DEBUG32调试可执行文件，观察执行结果，以验证其正确性。