半导体C-V测量基础
作者：Lee Stauffer 时间：2009-07-29 来源:吉时利仪器公司
C-V测量为人们提供了有关器件和材料特征的大量信息
通用测试
电容-电压（C-V）测试广泛用于测量半导体参数，尤其是MOSCAP和MOSFET结构。此外，利用C-V测量还可以对其他类型的半导体器件和工艺进行特征分析，包括双极结型晶体管（BJT）、JFET、III-V族化合物器件、光伏电池、MEMS器件、有机TFT显示器、光电二极管、碳纳米管（CNT）和多种其他半导体器件。
这类测量的基本特征非常适用于各种应用和培训。大学的研究实验室和半导体厂商利用这类测量评测新材料、新工艺、新器件和新电路。C-V测量对于产品和良率增强工程师也是极其重要的，他们负责提高工艺和器件的性能。可靠性工程师利用这类测量评估材料供货，监测工艺参数，分析失效机制。
采用一定的方法、仪器和软件，可以得到多种半导体器件和材料的参数。从评测外延生长的多晶开始，这些信息在整个生产链中都会用到，包括诸如平均掺杂浓度、掺杂分布和载流子寿命等参数。在圆片工艺中，C-V测量可用于分析栅氧厚度、栅氧电荷、游离子（杂质）和界面阱密度。在后续的工艺步骤中也会用到这类测量，例如光刻、刻蚀、清洗、电介质和多晶硅沉积、金属化等。当在圆片上完全制造出器件之后，在可靠性和基本器件测试过程中可以利用C-V测量对阈值电压和其他一些参数进行特征分析，对器件性能进行建模。
半导体电容的物理特性
MOSCAP结构是在半导体制造过程中形成的一种基本器件结构（如图1所示）。尽管这类器件可以用于真实电路中，但是人们通常将其作为一种测试结构集成在制造工艺中。由于这种结构比较简单而且制造过程容易控制，因此它们是评测底层工艺的一种方便的方法。
( 金属二氧化硅电容计（交流信号）P型)
图1. P型衬底上形成的MOSCAP结构的C-V测量电路
图1中的金属/多晶层是电容的一极，二氧化硅是绝缘层。由于绝缘层下面的衬底是一种半导体材料，因此它本身并不是电容的另一极。实际上，其中的多数载流子是电容的另一极。物理上而言，电容C可以通过下列公式中的变量计算出来：
C = A (κ/d), 其中
A是电容的面积，
κ是绝缘体的介电常数
d是两极的间距
因此，A 和κ越大，绝缘体厚度越薄，电容值就越高。通常而言，半导体电容的大小范围从几纳法到几皮法，甚至更小。
进行C-V测量时要在电容的两极加载直流偏压同时利用一个交流信号进行测量（如图1所示）。通常情况下，这类测量使用的交流频率范围从10kHz到10MHz。所加载的偏压作为直流电压扫描驱动MOSCAP结构从累积区进入耗尽区，然后进入反型区（如图2所示）。
图2. C-V测试中获得的MOSCAP结构的直流偏压扫描
强大的直流偏压导致衬底中的多数载流子在绝缘层界面附近累积。由于它们无法穿透绝缘层，因此当电荷积累在界面附近（即d为最小值）时电容在累积区达到最大值。如图1所示。从C-V累积测量可以得到的一个基本参数就是二氧化硅的厚度tox。
当偏压降低时，多数载流子从氧化层界面被排斥开，耗尽区形成。当偏压反相时，电荷载流子远离氧化层达到最大距离，电容达到最小值（即d为最大值）。根据这时的反型区电容，可以推算出多数载流子的数量。这一基本原理同样适用于MOSFET晶体管，只是它们的物理结构和掺杂更加复杂。
在偏压扫过这三个区的过程中还可以得到多种其他参数，如图2所示。利用不同的交流信号频率可以得到其他细节信息。低频可以揭示所谓的准静态特征，而高频测试则可以表现出动态性能。这两类C-V测试通常都是需要的。
基本测试配置
图3给出了基本C-V测量配置的框图。由于C-V测量实际上是在交流频率下进行的，因此待测器件（DUT）的电容可以根据下列公式计算得到：
CDUT = IDUT / 2πfVac，其中
IDUT是流过DUT的交流电流幅值，
f是测试频率，
Vac是测得的交流电压的幅值和相角。
换而言之，这种测试通过加载交流电压然后测量产生的交流电流、交流电压和它们之间的阻抗相角，最终测出DUT的交流阻抗。
( 交流源交流伏特计DUT电流交流安培计)
图3. C-V测量的基本测试配置
这些测量考虑了与电容相关的串联与并联电阻，以及耗散因子（漏流）。图4给出了这类测量可以测出的主要电路变量。
z, theta：阻抗与相角; R+jX：电阻与电抗; Cp-Gp：并联电容与电导; Cs-Rs：串联电容与电阻
其中：Z=阻抗;D=耗散因子;θ=相角;R=电阻;X=电抗;G=电导
图4. C-V测量得到的主要电气变量
成功C-V测量的挑战
C-V测试配置的框图虽然看上去非常简单，但是这种测试却具有一定的挑战。一般而言，测试人员在下面几个方面会遇到麻烦：
?低电容测量（皮法和更小的值）
? C-V测试仪器与圆片器件的连接
?漏电容（高D）的测量
?利用硬件和软件采集数据
?参数提取
克服这些挑战需要仔细注意所用的技术以及合适的硬件和软件。
低电容测量。如果C较小，那么DUT的交流响应电流就较低，难以测量。但是，在较高的频率下，DUT 阻抗将减小，从而电流会增大，比较容易测量。半导体电容通常非常低（低于1pF），低于很多LCR表的测量范围。即使那些声称能够测量这些小电容值的测试仪可能也会由于说明书晦涩难懂而很难判断最终的测量精度。如果无法明确给出测试仪整个量程的精度，那么用户需要因此而咨询制造商。
高D（漏）电容。半导体电容除了C值较低之外，还具有泄漏的特点。当与电容并联的等价电阻太低时就会出现这种情况。这会导致电阻性阻抗超过电容性阻抗，C值被噪声所淹没。对于具有超薄栅氧层的器件，D的值可能大于5。一般而言，随着D的增大，电容测量的精度迅速下降，因此高D是实际使用电容计的一个限制因素。同样，较高的频率有助于解决这一问题。在较高的频率下，电容性阻抗较低，使得电容电流较高，更容易进行测量。
C-V测量的互连。大多数测试环境下，DUT都是圆片上的一个测试结构：它通过探测器、探针卡适配器和开关矩阵连接C-V测试仪。即使没有开关，仍然也会使用探测器和大量的连线。在较高的频率下，必须采用特殊的校正和补偿技术。通常情况下，这是通过组合使用开路、短路或者校准器件来实现的。由于硬件、
布线和补偿技术非常复杂，因此经常与C-V测试应用工程师进行交流是一个好的办法。他们擅长使用各种探测系统，克服各种互连问题。
获取有用的数据。除了上述的精度问题，C-V数据采集中实际需要考虑的因素包括测试变量的仪器量程，参数提取软件的多功能性和硬件的易用性。一般而言，C-V测试已仅限于约30V和10mA直流偏压。但是，很多应用，例如LD MOS结构的特征分析、低k夹层电介质、MEMS器件、有机TFT显示器和光电二极管，需要在较高的电压或电流下进行测试。对于这些应用，需要单独的高压直流电源和电容计；高达400V的差分直流偏压（0到±400V）和高达300mA的电流输出是非常有用的。在C-V测试仪的HI和LO端加载差分直流偏压能够更灵活地控制DUT内的电场，这对于新型器件的研究和建模是非常有用的，例如纳米级元件。
仪用软件应该包括无需用户编程可直接使用的测试例程。这些应该适用于大多数广泛使用的器件工艺和测试技术，即本文前三段中提及的有关内容。有些研究者可能会对一些不常见的测试感兴趣，例如对MIM（金属-绝缘体-金属）型电容进行C-V和C-f扫描，测量圆片上的互连小电容，或者对双端纳米器件进行C-V 扫描。利用自动绘图功能能够方便的实现参数提取（例如，如图5所示）。
图5. 利用吉时利4200-SCS进行参数提取的实例表现了半导体的掺杂特征（左边的蓝线），它与1/C2 与Vg的关系呈倒数关系（红线）。右图给出了掺杂分布，即每立方厘米的载流子数与衬底深度的函数关系。
通常，人们都希望工程技术人员和研究人员在几乎没有任何仪器使用经验或培训的情况下就能够进行C-V 测量。具有直观用户界面和简单易用特征的测试系统使得这一点成为现实。其中包括简单的测试配置、序列控制和数据分析。否则，用户在掌握系统方面就要比采集和使用数据花费更多的时间。对测试系统其它考虑因素包括：
?紧密集成的源-测量单元、数字示波器和C-V表
?方便集成其他外部仪器
?基于探针的高分辨率和高精度测量（直流偏压低至毫伏级，电容测量低至飞法级）
?测试配置和库易于修改
?提供检测/故障诊断工具帮助用户确定系统是否正常工作
本章节我们来说说最基本的测试——开短路测试（Open-Short Test），说说测试的目的和方法。 一．测试目的 Open-Short Test也称为ContinuityTest或Contact Test，用以确认在器件测试时所有的信号引脚都与测试系统相应的通道在电性能上完成了连接，并且没有信号引脚与其他信号引脚、电源或地发生短路。 测试时间的长短直接影响测试成本的高低，而减少平均测试时间的一个最好方法就是尽可能早地发现并剔除坏的芯片。Open-Short测试能快速检测出DUT是否存在电性物理缺陷，如引脚短路、bond wire缺失、引脚的静电损坏、以及制造缺陷等。 另外，在测试开始阶段，Open-Short测试能及时告知测试机一些与测试配件有关的问题，如ProbeCard或器件的Socket没有正确的连接。 二．测试方法 Open-Short测试的条件在器件的规格数或测试计划书里通常不会提及，但是对大多数器件而言，它的测试方法及参数都是标准的，这些标准值会在稍后给出。 基于PMU的Open-Short测试是一种串行（Serial）静态的DC测试。首先将器件包括电源和地的所有管脚拉低至“地”（即我们常说的清0），接着连接PMU到单个的DUT 管脚，并驱动电流顺着偏置方向经过管脚的保护二极管——一个负向的电流会流经连接到地的二极管（图3-1），一个正向的电流会流经连接到电源的二极管（图3-2），电流的大小在100uA到500uA之间就足够了。大家知道，当电流流经二极管时，会在其P-N结上引起大约0.65V的压降，我们接下来去检测连接点的电压就可以知道结果了。 既然程序控制PMU去驱动电流，那么我们必须设置电压钳制，去限制Open管脚引起的电压。Open-Short测试的钳制电压一般设置为3V——当一个Open的管脚被测试到，它的测试结果将会是3V。 串行静态Open-Short测试的优点在于它使用的是DC测试，当一个失效（failure）发生时，其准确的电压测量值会被数据记录（datalog）真实地检测并显示出来，不管它是Open引起还是Short导致。缺点在于，从测试时间上考虑，会要求测试系统对DUT的每个管脚都有相应的独立的DC测试单元。对于拥有PPPMU结构的测试系统来说，这个缺点就不存在了。 当然，Open-Short也可以使用功能测试（Functional Test）来进行，我会在后面相应的章节提及。
第1章常用半导体器件 一、判断题（正确打“√”，错误打“×”，每题1分） 1．在N型半导体中，如果掺入足够量的三价元素，可将其改型成为P型半导体。（）2．在N型半导体中，由于多数载流子是自由电子，所以N型半导体带负电。（）3．本征半导体就是纯净的晶体结构的半导体。（） 4．PN结在无光照、无外加电压时，结电流为零。（） 5．使晶体管工作在放大状态的外部条件是发射结正偏，且集电结也是正偏。（）6．晶体三极管的β值，在任何电路中都是越大越好。( ) 7．模拟电路是对模拟信号进行处理的电路。( ) 8．稳压二极管正常工作时,应为正向导体状态。( ) 9．发光二极管不论外加正向电压或反向电压均可发光。( ) 10．光电二极管外加合适的正向电压时，可以正常发光。( ) 一、判断题答案：（每题1分） 1．√； 2．×； 3．√； 4．√； 5．×； 6．×； 7．√； 8．×； 9．×； 10．×。
二、填空题（每题1分） 1．N型半导体中的多数载流子是电子，P型半导体中的多数载流子是。2．由于浓度不同而产生的电荷运动称为。 3．晶体二极管的核心部件是一个，它具有单向导电性。 4．二极管的单向导电性表现为：外加正向电压时，外加反向电压时截止。5．三极管具有放大作用的外部条件是发射结正向偏置，集电结偏置。6．场效应管与晶体三极管各电极的对应关系是：场效应管的栅极G对应晶体三极管的基极b，源极S对应晶体三极管，漏极D对应晶体三极管的集电极c。7．PN结加正向电压时，空间电荷区将。 8．稳压二极管正常工作时，在稳压管两端加上一定的电压，并且在其电路中串联一支限流电阻，在一定电流围表现出稳压特性，且能保证其正常可靠地工作。 9．晶体三极管三个电极的电流I E 、I B 、I C 的关系为：。 10．发光二极管的发光颜色决定于所用的，目前有红、绿、蓝、黄、橙等颜色。 二、填空题答案：（每题1分） 1．空穴 2．扩散运动 3．PN结 4．导通 5．反向 6．发射机e 7．变薄 8．反向 9．I E ＝I B ＋I C 10．材料 三、单项选择题（将正确的答案题号及容一起填入横线上，每题1分）
半导体材料吸收光谱测试分析 一、实验目的 1.掌握半导体材料的能带结构与特点、半导体材料禁带宽度的测量原理与方法。 2.掌握紫外可见分光光度计的构造、使用方法和光吸收定律。 二、实验仪器及材料 紫外可见分光光度计及其消耗品如氘灯、钨灯，玻璃基ZnO薄膜。 三、实验原理 1.紫外可见分光光度计的构造、光吸收定律 (1)仪器构造：光源、单色器、吸收池、检测器、显示记录系统。 a．光源：钨灯或卤钨灯——可见光源，350~1000nm；氢灯或氘灯——紫外光源，200~360nm。 b．单色器：包括狭缝、准直镜、色散元件 色散元件：棱镜——对不同波长的光折射率不同分出光波长不等距； 光栅——衍射和干涉分出光波长等距。 c．吸收池：玻璃——能吸收UV光，仅适用于可见光区；石英——不能吸收紫外光，适用于紫外和可见光区。 要求：匹配性（对光的吸收和反射应一致） d．检测器：将光信号转变为电信号的装置。如：光电池、光电管（红敏和蓝敏）、光电倍增管、二极管阵列检测器。 紫外可见分光光度计的工作流程如下： 0.575 光源单色器吸收池检测器显示双光束紫外可见分光光度计则为： 双光束紫外可见分光光度计的光路图如下：
(2)光吸收定律 单色光垂直入射到半导体表面时，进入到半导体内的光强遵照吸收定律： x x e I I?- =α d t e I I?- =α 0(1) I0：入射光强；I x：透过厚度x的光强；I t：透过膜薄的光强；α：材料吸收系数，与材料、入射光波长等因素有关。 透射率T为： d e I I T?- = =α t (2) 则 d e T d? = =?α α ln ) /1 ln( 透射光I t
场效应管是利用电场效应来控制电流的一种半导体器件，它的输出电流决定于输入电压的大小，基本上不需要信号源提供电流，所以输入电阻高，且温度稳定性好。 绝缘栅型场效应管 MOS管增强型NMOS管耗尽型NMOS管增强型PMOS管耗尽型PMOS管 1.4 绝缘栅场效应管(IGFET)
1. G 栅极D 漏极 S 源极B 衬极 SiO 2 P 型硅衬底耗尽层 N + N + 栅极和其它电极之间是绝缘的，故称绝缘栅场效应管。 MOS Metal oxide semiconductor 1.4.1 N 沟道增强型绝缘栅场效应管(NMOS)电路符号 D G S
G D S B P N + N + 2. 工作原理 (1) U GS 对导电沟道的控制作用(U DS =0V) 当U GS ≥U GS(th)时，出现N 型导电沟道。 耗尽层 开启电压：U GS(th) U GS N 型沟道 U GS 值越大沟道电阻越小。
G D S B P N + N + (2) U DS 对导电沟道的影响(U GS >U GS(th)) U GS U DD R D U DS 值小，U GD >U GS(th)，沟道倾斜不明显，沟道电阻近似不变，I D 随U DS 线性增加。 I D U GD =U GS -U DS 当U DS 值增加使得U GD =U GS(th)，沟道出现预夹断。U DS =U GS -U GS(th) 随着U DS 增加，U GD
1 234 U GS V 2 4 6I D /mA 3. 特性曲线 输出特性曲线:I D =f (U DS ) U GS =常数 转移特性曲线:I D =f (U GS ) U DS =常数 U GS =5V 6V 4V 3V 2V U DS =10V 恒流区 U GS(th) U DS /V 5 10 151 234 I D /mA 可变电阻区 截止区 U GD =U GS(th) 2 GS D DO GS(th)1U I I U ?? =- ? ??? I DO 是U GS =2U GS(th)时的I D 值 I DO U GD >U GS(th) U GD 半导体封装技术向高端演进 (从DIP、SOP、QFP、PGA、BGA到CSP再到SIP)
半导体器件有许多封装形式，按封装的外形、尺寸、结构分类可分为引脚插入型、表面贴装型和高级封装三类。从DIP、SOP、QFP、PGA、BGA到CSP再到SIP，技术指标一代比一代先进。总体说来，半导体封装经历了三次重大革新：第一次是在上世纪80年代从引脚插入式封装到表面贴片封装，它极大地提高了印刷电路板上的组装密度；第二次是在上世纪90年代球型矩阵封装的出现，满足了市场对高引脚的需求，改善了半导体器件的性能；芯片级封装、系统封装等是现在第三次革新的产物，其目的就是将封装面积减到最小。 高级封装实现封装面积最小化 芯片级封装CSP。几年之前封装本体面积与芯片面积之比通常都是几倍到几十倍，但近几年来有些公司在BGA、TSOP的基础上加以改进而使得封装本体面积与芯片面积之比逐步减小到接近1的水平，所以就在原来的封装名称下冠以芯片级封装以用来区别以前的封装。就目前来看，人们对芯片级封装还没有一个统一的定义，有的公司将封装本体面积与芯片面积之比小于2的定为CSP，而有的公司将封装本体面积与芯片面积之比小于1.4或1.2的定为CSP。目前开发应用最为广泛的是FBGA和QFN等，主要用于内存和逻辑器件。就目前来看，CSP的引脚数还不可能太多，从几十到一百多。这种高密度、小巧、扁薄的封装非常适用于设计小巧的掌上型消费类电子装置。 CSP封装具有以下特点：解决了IC裸芯片不能进行交流参数测试和老化筛选的问题；封装面积缩小到BGA的1/4至1/10；延迟时间缩到极短；CSP封装的内存颗粒不仅可以通过PCB板散热，还可以从背
面散热，且散热效率良好。就封装形式而言，它属于已有封装形式的派生品，因此可直接按照现有封装形式分为四类：框架封装形式、硬质基板封装形式、软质基板封装形式和芯片级封装。 多芯片模块MCM。20世纪80年代初发源于美国，为解决单一芯片封装集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上组成多种多样的电子模块系统，从而出现多芯片模块系统。它是把多块裸露的IC芯片安装在一块多层高密度互连衬底上，并组装在同一个封装中。它和CSP封装一样属于已有封装形式的派生品。 多芯片模块具有以下特点：封装密度更高，电性能更好，与等效的单芯片封装相比体积更小。如果采用传统的单个芯片封装的形式分别焊接在印刷电路板上，则芯片之间布线引起的信号传输延迟就显得非常严重，尤其是在高频电路中，而此封装最大的优点就是缩短芯片之间的布线长度，从而达到缩短延迟时间、易于实现模块高速化的目的。 WLCSP。此封装不同于传统的先切割晶圆，再组装测试的做法，而是先在整片晶圆上进行封装和测试，然后再切割。它有着更明显的优势：首先是工艺大大优化，晶圆直接进入封装工序，而传统工艺在封装之前还要对晶圆进行切割、分类；所有集成电路一次封装，刻印工作直接在晶圆上进行，设备测试一次完成，有别于传统组装工艺；生产周期和成本大幅下降，芯片所需引脚数减少，提高了集成度；引脚产生的电磁干扰几乎被消除，采用此封装的内存可以支持到800MHz的频
半导体集成电路封装技术试题汇总 第一章集成电路芯片封装技术 1. (P1)封装概念：狭义：集成电路芯片封装是利用（膜技术）及（微细加工技术），将芯片及其他要素在框架或基板上布置、粘贴固定及连接，引出接线端子并通过可塑性绝缘介质灌封固定，构成整体结构的工艺。 广义：将封装体与基板连接固定，装配成完整的系统或电子设备，并确保整个系统综合性能的工程。 2.集成电路封装的目的：在于保护芯片不受或者少受外界环境的影响，并为之提供一个良好的工作条件，以使集成电路具有稳定、正常的功能。 3.芯片封装所实现的功能：①传递电能，②传递电路信号，③提供散热途径，④结构保护与支持。 4．在选择具体的封装形式时主要考虑四种主要设计参数：性能，尺寸，重量，可靠性和成本目标。 5.封装工程的技术的技术层次？ 第一层次，又称为芯片层次的封装，是指把集成电路芯片与封装基板或引脚架之间的粘贴固定电路连线与封装保护的工艺，使之成为易于取放输送，并可与下一层次的组装进行连接的模块元件。第二层次，将数个第一层次完成的封装与其他电子元器件组成一个电子卡的工艺。第三层次，将数个第二层次完成的封装组成的电路卡组合成在一个主电路版上使之成为一个部件或子系统的工艺。第四层次，将数个子系统组装成为一个完整电子厂品的工艺过程。 6.封装的分类？
按照封装中组合集成电路芯片的数目，芯片封装可分为：单芯片封装与多芯片封装两大类，按照密封的材料区分，可分为高分子材料和陶瓷为主的种类，按照器件与电路板互连方式，封装可区分为引脚插入型和表面贴装型两大类。依据引脚分布形态区分，封装元器件有单边引脚，双边引脚，四边引脚，底部引脚四种。常见的单边引脚有单列式封装与交叉引脚式封装，双边引脚元器件有双列式封装小型化封装，四边引脚有四边扁平封装，底部引脚有金属罐式与点阵列式封装。 7.芯片封装所使用的材料有金属陶瓷玻璃高分子 8.集成电路的发展主要表现在以下几个方面？ 1芯片尺寸变得越来越大2工作频率越来越高3发热量日趋增大4引脚越来越多 对封装的要求：1小型化2适应高发热3集成度提高，同时适应大芯片要求4高密度化5适应多引脚6适应高温环境7适应高可靠性 9.有关名词： SIP ：单列式封装 SQP：小型化封装 MCP：金属鑵式封装 DIP：双列式封装 CSP：芯片尺寸封装 QFP：四边扁平封装 PGA：点阵式封装 BGA：球栅阵列式封装 LCCC：无引线陶瓷芯片载体 第二章封装工艺流程 1.封装工艺流程一般可以分为两个部分，用塑料封装之前的工艺步骤成为前段操作，在成型之后的工艺步骤成为后段操作
《模拟电子技术基础》 （教案与讲稿） 任课教师：谭华 院系：桂林电子科技大学信息科技学院电子工程系 授课班级：2008电子信息专业本科1、2班 授课时间：2009年9月21日------2009年12月23日每周学时：4学时 授课教材：《模拟电子技术基础》（第4版） 清华大学电子学教研组童诗白华成英主编 高教出版社 2009
第一章常用半导体器件 本章内容简介 半导体二极管是由一个PN结构成的半导体器件,在电子电路有广泛的应用。本章在简要地介绍半导体的基本知识后，主要讨论了半导体器件的核心环节——PN 结。在此基础上，还将介绍半导体二极管的结构、工作原理,特性曲线、主要参数以及二极管基本电路及其分析方法与应用。最后对齐纳二极管、变容二极管和光电子器件的特性与应用也给予简要的介绍。 （一）主要内容: ?半导体的基本知识 ?PN结的形成及特点，半导体二极管的结构、特性、参数、模型及应用电 路 （二）基本要求: ?了解半导体材料的基本结构及PN结的形成 ?掌握PN结的单向导电工作原理 ?了解二极管（包括稳压管）的V-I特性及主要性能指标 （三）教学要点： ?从半导体材料的基本结构及PN结的形成入手，重点介绍PN结的单向导 电工作原理、 ?二极管的V-I特性及主要性能指标 1.1 半导体的基本知识 1.1.1 半导体材料 根据物体导电能力(电阻率)的不同，来划分导体、绝缘体和半导体。导电性能介于导体与绝缘体之间材料，我们称之为半导体。在电子器件中，常用的半导体材料有：元素半导体，如硅（Si）、锗（Ge）等；化合物半导体，如砷化镓（GaAs）等；以及掺杂或制成其它化合物半导体材料，如硼（B）、磷（P）、锢（In）和锑（Sb）等。其中硅是最常用的一种半导体材料。 半导体有以下特点： 1．半导体的导电能力介于导体与绝缘体之间 2．半导体受外界光和热的刺激时，其导电能力将会有显著变化。 3．在纯净半导体中，加入微量的杂质，其导电能力会急剧增强。
实验一半导体材料的缺陷显示及观察
实验一半导体材料的缺陷显示及观察 实验目的 1．掌握半导体的缺陷显示技术、金相观察技术； 2．了解缺陷显示原理，位错的各晶面上的腐蚀图象的几何特性； 3．了解层错和位错的测试方法。 一、实验原理 半导体晶体在其生长过程或器件制作过程中都会产生许多晶体结构缺陷，缺陷的存在直接影响着晶体的物理性质及电学性能，晶体缺陷的研究在半导体技术上有着重要的意义。 半导体晶体的缺陷可以分为宏观缺陷和微观缺陷，微观缺陷又分点缺陷、线缺陷和面缺陷。位错是半导体中的主要缺陷，属于线缺陷；层错是面缺陷。 在晶体中，由于部分原子滑移的结果造成晶格排列的“错乱”，因而产生位错。所谓“位错线”，就是晶体中的滑移区与未滑移区的交界线，但并不是几何学上定义的线，而近乎是有一定宽度的“管道”。位错线只能终止在晶体表面或晶粒间界上，不能终止在晶粒内部。位错的存在意味着晶体的晶格受到破坏，晶体中原子的排列在位错处已失去原有的周期性，其平均能量比其它区域的原子能量大，原子不再是稳定的，所以在位错线附近不仅是高应力区，同时也是杂质的富集区。因而，位错区就较晶格完整区对化学腐蚀剂的作用灵敏些，也就是说位错区的腐蚀速度大于非位错区的腐蚀速度，这样我们就可以通过腐蚀坑的图象来显示位错。 位错的显示一般都是利用校验过的化学显示腐蚀剂来完成。腐蚀剂按其用途来分，可分为化学抛光剂与缺陷显示剂，缺陷显示剂就其腐蚀出图样的特点又可分为择优的和非择优的。 位错腐蚀坑的形状与腐蚀表面的晶向有关，与腐蚀剂的成分，腐蚀条件有关，与样品的性质也有关，影响腐蚀的因素相当繁杂，需要实践和熟悉的过程，以硅为例，表1列出硅中位错在各种界面上的腐蚀图象。 二、位错蚀坑的形状 仅供学习与交流，如有侵权请联系网站删除谢谢2
半导体测试技术实践总结报告 一、实践目的 半导体测试技术及仪器集中学习是在课堂结束之后在实习地集中的实践性教学，是各项课间的综合应用，是巩固和深化课堂所学知识的必要环节。学习半导体器件与集成电路性能参数的测试原理、测试方法，掌握现代测试设备的结构原理、操作方法与测试结果的分析方法，并学以致用、理论联系实际，巩固和理解所学的理论知识。同时了解测试技术的发展现状、趋势以及本专业的发展现状，把握科技前进脉搏，拓宽专业知识面，开阔专业视野，从而巩固专业思想，明确努力方向。另外，培养在实际测试过程中发现问题、分析问题、解决问题和独立工作的能力，增强综合实践能力，建立劳动观念、实践观念和创新意识，树立实事求是、严肃认真的科学态度，提高综合素质。 二、实践安排（含时间、地点、内容等） 实践地点：西安西谷微电子有限责任公司 实践时间：2014年8月5日—2014年8月15日 实践内容：对分立器件，集成电路等进行性能测试并判定是否失效 三、实践过程和具体内容 西安西谷微电子有限责任公司专业从事集成电路测试、筛选、测试软硬件开发及相关技术配套服务，测试筛选使用标准主要为GJB548、GJB528、GJB360等。 1、认识半导体及测试设备
在一个器件封装之后，需要经过生产流程中的再次测试。这次测试称为“Final test”（即我们常说的FT测试）或“Package test”。在电路的特性要求界限方面，FT测试通常执行比CP测试更为严格的标准。芯片也许会在多组温度条件下进行多次测试以确保那些对温度敏感的特征参数。商业用途（民品）芯片通常会经过0℃、25℃和75℃条件下的测试，而军事用途（军品）芯片则需要经过-55℃、25℃和125℃。 芯片可以封装成不同的封装形式，图4显示了其中的一些样例。一些常用的封装形式如下表： DIP： Dual Inline Package (dual indicates the package has pins on two sides) 双列直插式 CerDIP：Ceramic Dual Inline Package 陶瓷 PDIP： Plastic Dual Inline Package 塑料 PGA： Pin Grid Array 管脚阵列
第7章 常用半导体器件 习题参考答案 7-1 计算图所示电路的电位U Y （设D 为理想二极管）。 （1）U A ＝U B ＝0时； （2）U A ＝E ，U B ＝0时； （3）U A ＝U B ＝E 时。 解：此题所考查的是电位的概念以及二极管应用的有关知识。从图中可以看出A 、B 两点电位的相对高低影响了D A 和D B 两个二极管的导通与关断。 当A 、B 两点的电位同时为0时，D A 和D B 两个二极管的阳极和阴极（U Y ）两端电位同时为0，因此均不能导通；当U A ＝E ，U B ＝0时，D A 的阳极电位为E ，阴极电位为0（接地），根据二极管的导通条件，D A 此时承受正压而导通，一旦D A 导通，则U Y ＞0，从而使D B 承受反压（U B ＝0）而截止；当U A ＝U B ＝E 时，即D A 和D B 的阳极电位为大小相同的高电位，所以两管同时导通，两个1k Ω的电阻为并联关系。本题解答如下： （1）由于U A ＝U B ＝0，D A 和D B 均处于截止状态，所以U Y ＝0； （2）由U A ＝E ，U B ＝0可知，D A 导通，D B 截止，所以U Y ＝E ? +9 19＝109E ； （3）由于U A ＝U B ＝E ，D A 和D B 同时导通，因此U Y ＝E ?+5.099＝1918E 。 7-2 在图所示电路中，设D 为理想二极管，已知输入电压u i 的波形。试画出输出电压u o 的波形图。 解：此题的考查点为二极管的伏安特性以及电路的基本知识。 首先从（b ）图可以看出，当二极管D 导通时，电阻为零，所以u o ＝u i ；当D 截止时，电阻为无穷大，相当 于断路，因此u o ＝5V ，即是说，只要判断出D 导通与否， 就可以判断出输出电压的波形。要判断D 是否导通，可 以以接地为参考点（电位零点），判断出D 两端电位的高 低，从而得知是否导通。 u o 与u i 的波形对比如右图所示： 7-3 试比较硅稳压管与普通二极管在结构和运用上有 何异同 （参考答案：见教材） 7-4 某人检修电子设备时，用测电位的办法，测出管脚①对地电位为－；管脚②对地电位
半导体材料能带测试及计算 对于半导体，是指常温下导电性能介于导体与绝缘体之间的材料，其具有一定的带隙(E g)。通常对半导体材料而言，采用合适的光激发能够激发价带(VB)的电子激发到导带(CB)，产生电子与空穴对。 图1. 半导体的带隙结构示意图。 在研究中，结构决定性能，对半导体的能带结构测试十分关键。通过对半导体的结构进行表征，可以通过其电子能带结构对其光电性能进行解析。对于半导体的能带结构进行测试及分析，通常应用的方法有以下几种(如图2)： 1.紫外可见漫反射测试及计算带隙E g； 2.VB XPS测得价带位置(E v)； 3.SRPES测得E f、E v以及缺陷态位置； 4.通过测试Mott-Schottky曲线得到平带电势； 5.通过电负性计算得到能带位置. 图2. 半导体的带隙结构常见测试方式。 1.紫外可见漫反射测试及计算带隙 紫外可见漫反射测试 2.制样：
背景测试制样：往图3左图所示的样品槽中加入适量的BaSO4粉末（由于BaSO4粉末几乎对光没有吸收，可做背景测试），然后用盖玻片将BaSO4粉末压实，使得BaSO4粉末填充整个样品槽，并压成一个平面，不能有凸出和凹陷，否者会影响测试结果。 样品测试制样：若样品较多足以填充样品槽，可以直接将样品填充样品槽并用盖玻片压平；若样品测试不够填充样品槽，可与BaSO4粉末混合，制成一系列等质量分数的样品，填充样品槽并用盖玻片压平。 图3. 紫外可见漫反射测试中的制样过程图。 1.测试： 用积分球进行测试紫外可见漫反射（UV-Vis DRS），采用背景测试样（BaSO4粉末）测试背景基线（选择R%模式），以其为background测试基线，然后将样品放入到样品卡槽中进行测试，得到紫外可见漫反射光谱。测试完一个样品后，重新制样，继续进行测试。 ?测试数据处理 数据的处理主要有两种方法：截线法和Tauc plot法。截线法的基本原理是认为半导体的带边波长（λg）决定于禁带宽度E g。两者之间存在E g(eV)=hc/λg=1240/λg(nm)的数量关系，可以通过求取λg来得到E g。由于目前很少用到这种方法，故不做详细介绍，以下主要来介绍Tauc plot法。 具体操作： 1、一般通过UV-Vis DRS测试可以得到样品在不同波长下的吸收，如图4所示; 图4. 紫外可见漫反射图。
最新封装技术与发展 芯片制作流程 封装大致经过了如下发展进程： 结构方面：DIP 封装(70 年代)->SMT 工艺(80 年代LCCC/PLCC/SOP/QFP)->BGA 封装(90 年代)->面向未来的工艺(CSP/MCM) 材料方面：金属、陶瓷－>陶瓷、塑料－>塑料； 引脚形状：长引线直插－>短引线或无引线贴装－>球状凸点； 装配方式：通孔插装－>表面组装－>直接安装 封装技术各种类型 一．TO 晶体管外形封装 TO （Transistor Out-line）的中文意思是“晶体管外形”。这是早期的封装规格，例如TO-92，TO-92L，TO-220，TO-252 等等都是插入式封装设计。近年来表面贴装市场需求量增大，TO 封装也进展到表面贴装式封装。 TO252 和TO263 就是表面贴装封装。其中TO-252 又称之为D-PAK，TO-263 又称之为D2PAK。D-PAK 封装的MOSFET 有3 个电极，栅极（G）、漏极（D）、源极（S）。其中漏极（D）的引脚被剪断不用，而是使用背面的散热板作漏极（D），直接焊接在PCB 上，一方面用于输出大电流，一方面通过PCB 散热。所以PCB 的D-PAK 焊盘有三处，漏极（D）焊盘较大。
二．DIP 双列直插式封装 DIP(DualIn－line Package)是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100 个。封装材料有塑料和陶瓷两种。采用DIP 封装的CPU 芯片有两排引脚，使用时，需要插入到具有DIP 结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP 封装结构形式有：多层陶瓷双列直插式DIP，单层陶瓷双列直插式DIP，引线框架式DIP （含玻璃陶瓷封接式，塑料包封结构式，陶瓷低熔玻璃封装式）等。 DIP 封装具有以下特点： 1.适合在PCB (印刷电路板)上穿孔焊接，操作方便。 2. 比TO 型封装易于对PCB 布线。 3.芯片面积与封装面积之间的比值较大，故体积也较大。以采用40 根I/O 引脚塑料双列直插式封装(PDIP)的CPU 为例，其芯片面积/封装面积=(3×3)/(15.24×50)=1:86，离1 相差很远。（PS:衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比，这个比值越接近1 越好。如果封装尺寸远比芯片大，说明封装效率很低，占去了很多有效安装面积。） 用途：DIP 是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。Intel 公司早期CPU，如8086、80286 就采用这种封装形式，缓存(Cache )和早期的内存芯片也是这种封装形式。 三．QFP 方型扁平式封装 QFP(Plastic Quad Flat Pockage)技术实现的CPU 芯片引脚之间距离很小，管脚很细，一般大规模或超大规模集成电路采用这种封装形式，其引脚数一般都在100 以上。基材有陶瓷、金属和塑料三种。引脚中心距有1.0mm、0.8mm、0.65mm、0.5mm、0.4mm、0.3mm 等多种规格。 其特点是： 1.用SMT 表面安装技术在PCB 上安装布线。 2.封装外形尺寸小，寄生参数减小，适合高频应用。以0.5mm 焊区中心距、208 根I/O 引脚QFP 封装的CPU 为例，如果外形尺寸为28mm×28mm，芯片尺寸为10mm×10mm，则芯片面积/封装面积=(10×10)/(28×28)=1:7.8，由此可见QFP 封装比DIP 封装的尺寸大大减小。 3.封装CPU 操作方便、可靠性高。 QFP 的缺点是：当引脚中心距小于0.65mm 时，引脚容易弯曲。为了防止引脚变形，现已出现了几种改进的QFP 品种。如封装的四个角带有树指缓冲垫的BQFP(见右图)；带树脂保护环覆盖引脚前端的GQFP；在封装本体里设置测试凸点、放在防止引脚变形的专用夹具里就可进行测试的TPQFP 。 用途：QFP 不仅用于微处理器（Intel 公司的80386 处理器就采用塑料四边引出扁平封装），门陈列等数字逻辑LSI 电路，而且也用于VTR 信号处理、音响信号处理等模拟LSI 电路。四．SOP 小尺寸封装 SOP 器件又称为SOIC(Small Outline Integrated Circuit)，是DIP 的缩小形式，引线中心距为1.27mm，材料有塑料和陶瓷两种。SOP 也叫SOL 和DFP。SOP 封装标准有SOP-8、SOP-16、SOP-20、SOP-28 等等，SOP 后面的数字表示引脚数，业界往往把“P”省略，叫SO （Small Out-Line ）。还派生出SOJ （J 型引脚小外形封装）、TSOP （薄小外形封装）、VSOP （甚小外形封装）、SSOP （缩小型SOP ）、TSSOP （薄的缩小型SOP ）及SOT （小外形晶
半导体放电管检测要求及测试方法 1 本要求遵循的依据 1.1YD/T940—1999《通信设备过电压保护用半导体管》 1.2YD/T694—1999《总配线架》 1.3GB/T2828.1—2003/ISO 2859—1：1999《计数抽样检验程序》 2 测试前准备及测试环境条件 2.1对测试设备进行校验，检查是否正常，正常后才能使用。 2.2在标准大气条件下进行试验 2.2.1温度：15～35℃ 2.2.2相对湿度：45％～75％ 2.2.3大气压力：86～106Ｋpa 所有的电测量以及测量之后的恢复应在以下大气条件下进行： 温度：25±5℃ 相对湿度：45％～75％ 大气压力：86～106Ｋpa 在进行测量前应使半导体管温度与测量环境温度达到平衡，测量过程的环境温度应记录在试验报告中。 2.3按GB/T2828.1—2003《计数抽样检验程序》的规定。按一定抽样正常方案，一般检查水平Ⅱ，抽取一定数量的样本。 3 检测要求和测试方法 3.1外形检查 3.1.1要求放电管两头封口平直无歪斜，外形整洁，无污染、腐蚀和其他多余物，封装无破损、裂纹、伤痕、引出线不短裂、不松动。 3.1.2金属镀层不起皮、不脱离、不生锈、不变色。 3.1.3外形尺寸公差符合SJ1782—81中4级公差，即公称尺寸＞3—6，其公差为±0.1，公称尺寸＞6—10，其中公差为±0.12，合格率要达到≥97.5%。 3.1.4产品标志应清晰耐久 3.1.5包装箱应标记生产厂家、产品名称、型号、标准号、重量及生产日期或批号，且包装材料应保持干燥、整洁、对产品无腐蚀作用 3.2直流击穿电压测试 3.2.1用XJ4810半导体管特性图示仪对经过上一项目测试合格的放电管进行初始检测，用正极性测试后进行反极性测试，正、反极性各测2次，每次测试间隔时间为1～2min。 3.2.1半导体管的最高限制电压应不大于表１给出的极限值，试验电流应在1A～10A之间试验是加在半导体管上的电流变化率应≤30A/μs。 3.2.3试验所用的电压发生器必须保持表1所示的开路电压上升速率，上升速率应在一定的范围之内。试验电路如图1、图2所示。 图 1 电压上升速率的范围 a) 电压上升速率为100KV/S 注：为了得到足够的试验电流以使样品击穿，图（a）中的电阻R和图（b）中的电阻R4可能需要进行调整，一般取为50Ω。
第5章常用半导体元件习题 5.1晶体二极管 一、填空题： 1．半导体材料的导电能力介于和之间，二极管是将 封装起来，并分别引出和两个极。 2．二极管按半导体材料可分为和，按内部结构可分为＿和，按用途分类有、、四种。3．二极管有、、、四种状态，PN 结具有性，即。4．用万用表（R×1K档）测量二极管正向电阻时，指针偏转角度，测量反向电阻时，指针偏转角度。 5．使用二极管时，主要考虑的参数为和二极管的反向击穿是指。 6．二极管按PN结的结构特点可分为是型和型。 7．硅二极管的正向压降约为 V，锗二极管的正向压降约为 V；硅二极管的死区电压约为 V，锗二极管的死区电压约为 V。 8．当加到二极管上反向电压增大到一定数值时，反向电流会突然增大，此现象称为现象。 9．利用万用表测量二极管PN结的电阻值，可以大致判别二极管的、和PN结的材料。 二、选择题： 1. 硅管和锗管正常工作时，两端的电压几乎恒定，分别分为( )。 A.0.2-0.3V 0.6-0.7V B. 0.2-0.7V 0.3-0.6V C.0.6-0.7V 0.2-0.3V D. 0.1-0.2V 0.6-0.7V 的大小为( )。 2.判断右面两图中，U AB A. 0.6V 0.3V B. 0.3V 0.6V C. 0.3V 0.3V D. 0.6V 0.6V 3.用万用表检测小功率二极管的好坏时，应将万用表欧姆档拨到（） Ω档。 A.1×10 B. 1×1000 C. 1×102或1×103 D. 1×105 4. 如果二极管的正反向电阻都很大，说明 ( ) 。 A. 内部短路 B. 内部断路 C. 正常 D. 无法确定 5. 当硅二极管加0.3V正向电压时，该二极管相当于( ) 。 A. 很小电阻 B. 很大电阻 C.短路 D. 开路 6．二极管的正极电位是-20V，负极电位是-10V，则该二极管处于（）。 A．反偏 B．正偏 C．不变D. 断路 7．当环境温度升高时，二极管的反向电流将（） A．增大 B．减小 C．不变D. 不确定 8．PN结的P区接电源负极，N区接电源正极，称为（）偏置接法。
为了满足各种半导体器件的需要，必需对材料的电学参数进行测量，这些参数一般为电 阻率、载流子浓度、导电类型、迁移率、寿命及载流子浓度分布等。测量方法有四探针 、三探针、扩展电阻、C-V 法及Hall 测量等。 对于半导体材料的电阻率，一般采用四探针、三探针和扩展电阻。 四探针法是经常采用的一种，原理简单，数据处理简便。测量范围为10-3-104 防 米， 能分辨毫米级材料的均匀性，适用于测量半导体材料、异型层、外延材料及扩散层、离 子注入层的电阻率，并能够提供一个迅速的、不破坏的、较准确的测量。 采用四探针法测量相同导电类型、低阻衬底的外延层材料的电阻率时，由于流经材料的 电流会在低阻衬底中短路，因此得到的是衬底与外延层电阻率并联的综合结果。这时， 需要采用三探针法、扩展电阻法等。 三探针法是利用金属探针与半导体材料接触处的反向电流-电压特性、测定击穿时的电压 来获得材料电阻率的知识的。 C-V 法利用PN 结或肖特基势垒在反向偏压时的电容特性，可以获得材料中杂质浓度及其分布的 信息，这类测量称为C-V 测量技术。这种测量可以提供材料截面均匀性及纵向杂质浓度分 布的信息，因此比四探针、三探针等具有更大的优点。虽然扩展电阻也能测量纵向分布 ，但它需将样品进行磨角。但是C-V 法既可以测量同型低阻衬底上外延材料的分布，也可测量高阻衬底用异型层的外延材料的分布。 Hall 测量在半导体材料测量中，霍尔效应有着广泛的应用。用它来研究半导体材料导电过程或输 运现象。可提供材料的导电类型、载流子浓度、杂质电离能（包括深、浅能级杂质）、 禁带宽度、迁移率及杂质补偿度等信息。 测量霍尔系数判断样品的导电类型，载流子浓度。范德堡法测量电阻率 原理： 一矩形半导体薄片，当沿其x 方向通有均匀 电流I （如I AB ），沿Z 方向加有均匀磁感应强 度的磁场时，则在y 方向上产生电势差（ΔV CD ）。 这种现象叫霍尔效应。所生电势差用V H 表示， 称为霍尔电压，其相应的电场称为霍尔电场E y 。 实验表明，在弱磁场下，E y 同J （电流密度） 和B （磁场强度）成正比 E y =R H JB 式中R H 为比例系数，称为霍尔系数。 因此，将电流I 从A 点流入，B 点流出，测量C 、 D 两点电势差ΔV CD ，然后加上磁场，再测量V CD ’，得到霍尔电压V H =ΔV CD ，于是可以求出R H ：
第一章题解－1 第一章 常用半导体器件 习 题 1.1 选择合适答案填入空内。 （1）在本征半导体中加入 元素可形成N 型半导体，加入 元素可形成P 型半导体。 A. 五价 B. 四价 C. 三价 （2）当温度升高时，二极管的反向饱和电流将 。 A. 增大 B. 不变 C. 减小 （3）工作在放大区的某三极管，如果当I B 从12μA 增大到22μA 时，I C 从1m A 变为2m A ，那么它的β约为 。 A. 83 B. 91 C. 100 （4）当场效应管的漏极直流电流I D 从2m A 变为4m A 时，它的低频跨导g m 将 。 A.增大 B.不变 C.减小 解：（1）A ，C （2）A （3）C （4）A 1.2 能否将1.5V 的干电池以正向接法接到二极管两端？为什么？ 解：不能。因为二极管的正向电流与其端电压成指数关系，当端电压为1.5V 时，管子会因电流过大而烧坏。 1.3 电路如图P1.3所示，已知u i ＝10s in ωt (v)，试画出u i 与u O 的波形。设二极管正向导通电压可忽略不计。 图P1.3
第一章题解－2 解图P1.3 解：u i 和u o 的波形如解图P1.3所示。 1.4 电路如图P1.4所示，已知u i ＝5s in ωt (V)，二极管导通电压U D ＝0.7V 。试画出u i 与u O 的波形，并标出幅值。 图P1.4 解图P1.4 解：波形如解图P1.4所示。 1.5 电路如图P1.5（a ）所示，其输入电压u I1和u I2的波形如图（b ）所示，二极管导通电压U D ＝0.7V 。试画出输出电压u O 的波形，并标出幅值。 图P1.5 解：u O 的波形如解图P1.5所示。
本科毕业论文 题目：霍尔效应及用其理论测量 半导体材料的性能 学院：物理与电子科学院 班级： 09级物理二班 姓名：闫文斐 指导教师：付仁栋职称：讲师完成日期： 2013 年 5 月 15 日
霍尔效应及用其理论测量 半导体材料的性能 摘要：简述了霍尔效应的基本原理，测量判定半导体材料的霍尔系数，确定半导体材料的导电类型、载流子浓度及迁移率。因此，霍尔效应时研究半导体性质的重要实验方法。分析了利用霍尔效应测量半导体特性参数中影响的重要副效应，给出了减小或消除这些副效应的方法，并在实验中，对实验仪器进行了一定得改进，使实验更有利于操作。 关键字：霍尔效应；半导体；副效应；载流子；改进
目录 引言 (1) 1. 霍尔效应 (2) 1.1霍尔效应的基本原理 (2) 1 .2 霍尔电势差和磁场测量 (3) 2. 实验内容 (5) 2.1 确定霍尔元件的导电类型 (5) 2.2 霍尔灵敏度、霍尔系数、载流子浓度的测量 (6) 2.3实验数据的处理 (6) 3. 误差分析 (8) 3.1主要误差及原因 (8) 3.2 消除误差的方法 (9) 4. 实验的改进 (10) 4.2 霍尔元件载流子迁移率μ和电导率σ的测量 (11) 5. 结束语 (11) 致谢 (11) 参考文献 (11)
引言 霍尔效应是电磁效应在实验中的应用的一中，这是美国的一位伟大的物理学家霍尔（A.H.Hall，1855—1938）发现的，于1879年在探索金属的导电原理时偶然发明的。将载流霍尔元件置于与其垂直的磁场B中，板内出现的磁场会与电流方向垂直，同样的，板的两边就会出现一个横向电压（如图1）。在霍尔发现的100年后，1985年德国克利青( K laus von K litzing，1943-)等研究极低温度和强磁场中的半导体时发现量子霍尔效应获得诺贝尔奖。1998年华裔科学家崔琦（Daniel Chee Tsui，1939-）、斯坦福大学的美国物理学家劳克林（Robert https://www.doczj.com/doc/154328161.html,ughlin，1950-）和哥伦比亚大学的施特默（Horst L.Stormer，1949-）在更强磁场下研究量子霍尔效应，因为发现分数量子霍尔效应而荣获诺贝尔奖。 霍尔效应原本的发现是在对金属的研究中, 但在科学发展到现在，却发现该效应在半导体中的应用更加突出, 所以在半导体的研究中一直以来提供非常重要的理论依据。本文通过霍尔效应测量，不仅判别了半导体材料的导电类型，霍尔系数、载流子浓度及迁移率和电导率等主要的半导体材料的特性参数。并在分析操作中因受各种副效应的影响，带来的测量准确度的影响，如何避免这些副效应的影响也是很必要的。因此，本文还对我们的实验元件做了很好的改进，可以通过实验测量的方法直接得到我们所需要的迁移率和电导率。
SMT工艺技术基础：半导体元器件封装技术 摘要：摘要：SMT工艺控制的主要目的就是有一个良好的焊接效果。工艺控制水平是影响焊接的关键因素，设计和材料则直接影响焊接效果 ... 摘要：SMT工艺控制的主要目的就是有一个良好的焊接效果。工艺控制水平是影响焊接的关键因素，设计和材料则直接影响焊接效果。本文主要涉及焊接材料的相关知识，如PCB的表面材料及其处理工艺，元器件的引脚材料等。 焊接与2个表面 焊接是用熔融的填充金属使结合点表面润湿且在两个金属部件之间形成冶金的键合，填充金属的熔点要低于450度。英文名字叫做Soldering，意为“用在接触处熔化的非铁填充金属(诸如黄铜和钎焊料之类，其熔点低于基体金属的熔点)来焊接金属”。对于较高温度熔点的填充金属，焊接工艺被规类为硬铅焊。 每每谈到焊接工艺，尤其在选择Flux时，我们首先要考虑两个表面：管脚表面和焊盘表面。 一般很少有人去关心管脚表面的材料究竟是什么样一种东西，因为大部分元器件都是供应商大批量生产和供货的，元器件的焊接部位采用什么样的表面处理工艺大部分由元器件制造商来决定，而PCB组装厂很难对其进行严格的控制。而且，针对不同的PCB组装厂来定制元器件管脚表面的处理工艺是不划算的，当然除了特殊情况。因此，对于SMT工艺工程师和来料检测人员来讲，应该把关注的重点放在元器件的可焊性上，尤其是来料检测人员必须确保元器件的可焊性。 而PCB就完全不一样了，因为每一个产品的PCB都是量身定作的，设计人员和工艺工程师可以决定让PCB制造厂采用哪种合适的材料和PCB表面处理工艺，并对焊盘的可焊性进行严格要求和控制。更为重要的是，为了把PCB组装缺陷降到最低，设计人员必须明确规定采用那些可焊性好的材料来处理焊盘表面，以及他们的具体的技术规格；是来料检测人员则要对来料的可焊性进行严格检查。 常用的几种焊接金属 1、裸铜 经过化学清洗的裸铜是最容易焊接的一种材料，即使采用非常柔和的助焊剂；而且裸铜的处理工艺简单经济。但是裸铜很容易氧化和失去光泽，从而导致可焊性急剧下降，除非在回流焊炉中有强劲的Flux（松香基）保护铜表面。如果生产中用到了裸铜表面，在使用和储藏（储藏时间要尽量短）当中必须注意裸铜的可焊性！裸铜不能储存在含有硫的环境中，如纸、纸板、印刷品，因为硫很容易使铜生锈。 2、金