第29卷 第3期2008年3月
仪器仪表学报
Ch i nese Journa l o f Sc ientific Instru m ent
V ol 29N o 3M ar .2008
收稿日期:2007 04 Recei ved Date :2007 04
基于FPGA 的视频信号发生器设计与应用研究
刘 杰1
,牛燕雄
1,2
,董 伟1,司宾强1,刘佳栋
1
(1 解放军军械工程学院光学与电子工程系 石家庄 050003;2 清华大学精密仪器测试技术与仪器国家重点实验室 北京 100084)
摘 要:本文介绍了一种基于FPGA 的新型视频信号发生器,它可以满足多种被测系统对输入视频信号制式的要求。该系统利用U SB 总线与上位机进行通信,同时解决了系统供电的问题。在FPGA 内部,通过软件编程的方法生成视频信号的图像和时
序控制信号,并送入视频D /A 模块。通过实验对该视频信号发生器在电视跟踪性能检测中的应用进行研究,获取并分析了被测电视跟踪系统的跟踪性能指标。在使用中发现该系统具有可靠性高、通用性好、集成度高和体积小等特点,具有广泛的应用前景。
关键词:视频信号发生器;FPGA;U SB ;模拟目标;跟踪性能测试
中图分类号:TP334.2 文献标识码:A 国家标准学科分类代码:510.8040
D esign and application of video si gnal generator based on FPGA
L i u Jie 1
,N i u Yanx iong 1,2
,Dong W e i 1
,S iB i n q iang 1
,L i u Jiadong
1
(1D ep t .O p tics and E lectron ic Eng i neering ,O rdnance Engineer i ng Colle g e ,Sh ijiazhuang 050003,China ;2T he State K ey Laboratory of Precision M easure m ent T echnology and Instru m ents,D epart m ent of P recision Ins t ru m ents ,
T si nghua Universit y,B eij i ng 100084,China)
Abst ract :A ne w type of v i d eo si g nal generator based on FPGA is presen ted .It generates severa lk i n ds o f v i d eo sig nals to m eet the input requ ire m ents o fm ost v i d eo syste m s under tes.t This generator co mm unicatesw it h a PC through USB por,t and this m ethod could also so lve the prob l e m o f po w er supp l y .In the FPGA,the generator cou l d generate i m age and sequence contro l si g na l through so ft w are progra m,and send the signals to v ideo D /A m odu le .Then experi m ents w ere carried out to verify the app lication o f t h e generator i n TV track i n g capability tes.t The track i n g capab ility para m eters w ere obtained and ana l y zed .This generator has the m erits o f h i g h reliability ,good universa li ty ,high i n tegration leve,l s m a ll size and so on ,and has broad applicati o n pr ospects .K ey w ords :v i d eo signal generato r ;FPGA;USB ;si m u lated targe;t track i n g capability test
1 引 言
目前,对视频信号采集、记录和处理系统(视频采集卡、图像记录仪和电视跟踪系统等)的研究测试已经十分广泛。在对这些系统进行测试的过程中,需要测试者提供符合该系统输入制式要求的视频信号。针对多种被测系统及被测指标,测试者应该提供不同种类和制式的视频信号。
以往对这些系统进行测试时,人们经常利用探测器
对靶板进行成像,将产生的视频信号送入被测系统。该
测试方法给系统评估引入两方面的误差:一是靶板的制作误差,二是探测器本身的成像质量偏差。针对这些误差,国内外逐渐使用能够提供模拟图像的视频信号发生器来取代传统的测试装置
[1 3]
。
现场可编程门阵列(FP GA )具有高集成度、高可靠性
以及开发工具智能化等特点,目前逐步成为复杂数字电路设计的理想首选[4]
。考虑到视频信号时序要求严格以
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及硬件小型化的要求,选用FP GA 来设计视频信号发生器,与其他设计方法相比,极大地缩短了开发周期,提高了测试精度。
2 硬件实现
系统由USB 通信模块、FP GA 控制模块、视频D /A 模块和输出接口模块组成。硬件组成如图1
所示。
图1 系统硬件组成
F i g .1H ardware struc t ure of t he system
2.1 工作原理
上位机经过U SB 总线与FPGA 进行通信,将模拟目标或靶板的信息以及其他控制信号传送给FP GA 。FPGA
对接收到的数据进行判断和计算,最后输出具有时序关系的数字信号。如果系统需要输出模拟视频信号,那么将数字信号送入视频D /A 转换电路,输出与被测系统制式相符的视频信号;如果被测系统接收数字信号,那么将数字信号进行调理后,直接送入被测系统。2.2 与上位机通信方式的选择
以前我们开发的视频信号发生器选择了串口通信的方式与上位机进行数据传输,该通信方式具有开发简单,成本低的特点。但是在使用过程中发现了以下问题:一是不支持热插拔,接上视频信号发生器后,主机需要重新启动;二是需要为视频信号发生器单独提供电源;三是数据传输慢,不利于系统的扩展。
针对以上问题,决定采用USB 通信的方式。U SB 接口具有热插拔、传输速度快以及便携等特点[5]
,能够完全满足本系统的设计要求。当本系统接入PC 的USB 接口时,PC 将固件自动下载到U SB 接口芯片中,测试者只需要操作PC 机上的应用程序界面,就可以完成相关的测试工作。此外,U SB 接口提供的+5V 电源,它的电流可以达到几百mA,完全可以驱动系统进行正常工作(软件仿真得到FP GA 模块在生成某种视频信号时的功耗为100mW 左右),省去了系统供电电源的设计工作,这样缩小了系统体积,提高了系统的便携性能。2.3 FPGA 控制模块
FP GA 控制模块是整个系统的核心。
以生成标准CCI R 制式视频信号为例来介绍该模块的设计方法。根据CC I R 制式的电视信号标准,它采用
隔行扫描的方式,每场312.5行,行频15625H z ,场频
50H z ,水平有效像素点768,垂直有效像素点575。由于采用了隔行扫描的方式,视频信号中就必须包含前后均衡脉冲。再加上场同步中的开槽脉冲,这些脉冲信号的引入会提高输出视频图像的质量,因此模拟该类信号是该模块设计的关键。
由于CC I R 制式视频信号属于模拟信号,所以FPGA 输出的数据以及控制信号需要进入D /A 转换电路。这里选用了AD 公司的3路10位视频D /A 芯片,该芯片的输入端是复合同步信号、复合消隐信号、时钟信号、3路(R 、G 、B)图像数据信号以及其他控制信号,最后输出3路模拟视频信号。
因此,FPGA 控制模块需要为视频D /A 转换模块提供以上所需的输入信号。本文采用了模块化的设计方法,利用V eril og 硬件描述语言生成各种子模块,再将这些子模块进行顶层的连接,最后输出图像数据及控制信号。模块的总体结构如图2所示。
图2 FPGA 控制模块的总体结构
F i g .2
G ene ra l structure o f the FPGA contro lm odule
在设计各子模块的过程中,充分利用了FP GA 设计软件时序仿真的功能,这给调试以及选取最优模块带来
极大的方便。图3是利用M odel Sm i SE 6.0软件仿真出的开槽脉冲、均衡脉冲、行同步、行消隐和场消隐子模块时序图。
图3 几种子模块的时序仿真
F i g .3Sequence si m u lati on p ict u res for severa l sub m odu l es
图中,kc mc 是开槽脉冲模块,其中高电平时间是4.7 s ,低电平时间为27.3 s ;j h mc 代表前后均衡脉冲模块,高电平29.65 s ,低电平2.35 s ;hsyn 代表了行同步脉冲模块,周期64 s ,同步脉冲宽度4.7 s ,前肩1.5 s ,后肩5.8 s ;hblnk 是行消隐信号模块,消隐脉冲宽度12 s 。
656 仪 器 仪 表 学 报第29卷
在本系统中,利用FPGA 的下载配置软件生成系统的配置文件(M CS 格式),然后经J TAG 口将配置文件下载到FPGA 控制模块的PROM 中。当系统每次加电后,PRO M 将其存储的文件配置到FPGA 中,FPGA 开始正常工作,实现相应的功能。针对这个特点,可以根据测试需要随时更新配置文件,完成不同种类被测系统的测试工作,使测试工作更具有灵活性。2.4 视频D /A 转换模块
将系统输出的标准和非标准模拟视频信号进行比较,发现它们有类似的地方,即都包含同步信号,而且对同步信号电平有特定的要求。标准视频信号中要求同步电平比消隐电平低0.3V ,某型装备输出的非标准视频信号要求同步电平严格控制在-0.3V 。同步电平的这些特性就要求设计者必须合理选择视频D /A 转换芯片。在本系统中选取了AD 公司的三路10位视频D /A 芯片。只要对该芯片的输入端(复合同步、消隐信号、时钟信号,数据信号等)进行编程,系统就可以输出不同制式的模拟视频信号。表1是本系统设计采用的视频输出真值表
[6]
。
表1 视频输出真值表Tab le 1V ideo outpu t tru th tab le
输入复合同步信号
复合消隐信号
输出10位数据
11图像电平/10消隐电平(0V )/
同步电平(-0.3V )
根据该真值表,利用FP GA 严格控制它们的时序关系,就可以产生多种制式的模拟视频信号,该方法增强了视频信号发生器的扩展性和通用性。视频D /A 转换电路板及同轴电缆输出接口实物如图4
所示。
图4 视频D /A 转换电路板及同轴电缆输出接口F i g .4V i deo D /A c ircu it and coax ial cab le i nterface
3 系统在电视跟踪性能检测中的应用研究
3.1 电视跟踪性能指标和检测方法
电视跟踪箱是电视跟踪系统中实现跟踪和搜索的关键部分。传统的电视跟踪箱跟踪性能测试采用的是室内标志法和机械靶标法等,这些测试方法中提供的模拟目
标具有精度低和可控性差的缺点[7]。后来出现了基于
I SA 总线的模拟目标卡,但是该卡使用时必须插在PC 的插槽上,同时该测试仪器的体积较大,而且扩展性不好。可以利用基于FPGA 的视频信号发生器完成电视跟踪性能的检测。
最小跟踪目标、最小跟踪对比度、跟踪速度、目标捕获概率等是评价电视跟踪箱跟踪性能的重要指标[8]
。针对这些指标,要求本视频信号发生器输出的模拟目标,在速度、运动方式、对比度、视场中位置和大小上具有可控的功能。以最小跟踪目标测试来说明该功能的实现方法。最小跟踪目标测试要求模拟目标是运动目标,测试过程中,测试者通过改变模拟目标的大小来观察波门的跟踪或搜索状态,从而判断出最小跟踪目标大小。因此,需要在FP GA 内部通过一定的算法来满足测试系统对模拟目标提出的要求。图5是本项测试中水平往返运动目标生成的算法流程图。
图5 生成水平往返运动目标的算法流程图
F i g .5A l gor ith m fl ow chart for generati ng vertical dyna m i c targe t
3.2 测试结果分析
运用该视频信号发生器对某型电视跟踪系统电视跟踪箱进行跟踪性能测试,测试时将视频信号发生器与被测电视跟踪箱连接,然后设定被测装备的某些工作参数,最后获得了该装备的部分跟踪性能参数。测试结果如表2所示。从跟踪性能测试结果中可以看出,最小跟踪目标在3 3~4 4像素之间,最小跟踪对比度在3%~4%之间,水平最大跟踪速度在4.22~4.24视场/秒之间,捕获概率始终为100%,它们的变化幅度始终都控制在设计要求的范围内。
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657
表2 部分跟踪性能测试结果
T ab l e 2Partial results of track i ng capab ility test
测试编号最小跟踪目标
像素最小跟踪对比度(%)
水平最大跟踪速度
视场/秒捕获概率(%)13 334.2210023 334.2310033 434.2210043 344.2410053 334.221006
4 4
3
4.23
100
同时,使用一台标定后的某型电视跟踪检测仪对被测电视跟踪箱进行测试,得到的测试结果基本与表2中
的相吻合,从而验证了本视频信号发生器的工作可靠性。 图6和图7是在测试前将本视频信号发生器接入某
图像采集卡获取的模拟目标图像。
图6 单帧黑目标图像(对比度31.2%大小12 12像素)F ig .6A frame i m age o f b l ack target (contrast :31.2%,size :12 12do ts
)
图7 单帧白目标图像(对比度39.1%大小18 24像素)F i g .7A fram e i m age o fw hite targ et (contrast :39.1%,size :18 24do ts )
4 结 论
基于FP GA 的视频信号发生器可以满足多种被测视
频输入系统对视频信号制式的要求。它采用USB 技术完成与上位机的通信,解决了工作电源的问题,提高了该系统的通用性和扩展性。将该视频信号发生器应用在某型电视跟踪系统电视跟踪箱的跟踪性能测试中,获得了该装备的部分电视跟踪性能参数,通过分析实验数据,证明了该系统具有测试精度高、工作稳定性好的特点。可以说该视频信号发生器能够为准确评估装备的战斗性能
提供必要的技术保障。今后,可以对该系统进行扩展,将
它应用在更多的测试领域中,所以其应用前景十分广泛。
参考文献
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刘杰,2005年于解放军军械工程学院获得学士学位,现为军械工程学院硕士研究生,主要研究方向为智能系统与仪器、光电装备检测。
E m ai:l yc lj 07@163.co m
L i u Ji e recei ved BSc fro m O rdnance Engi
neeri ng Co ll ege i n 2005.H e is a graduate
student i n O rdnance Eng i neeri ng Co llege now .H i s mai n research i n terest i s i nt e lli gent s yste m and i nstru men,t optoel ectronic equi p ment
tes.t
E m a i:l yc lj 07@https://www.doczj.com/doc/0f4352875.html,
牛燕雄,1989年于徐州师范大学获
得学士学位,1992年于国防科技大学获得硕士学位,2005年于天津大学获得博士学位,现为清华大学博士后,军械工程学院副教授,主要研究方向为光电装备性能测试与故障诊断、强激光破坏与防护技术等。
N iu Yanx i on g rece i ved BSc fro m Xuzhou N o r m alU n i versity i n 1989,M Sc fro m N a ti ona l U niversity o f De fense T echno l ogy i n
1992,and PhD fro m T ian ji n U niversity i n 2005.N ow he i s a postdoc t o ra l researcher in T si nghua U n i ve rsity and asso ciate pro fessor i n O rdnance Eng i neering Co ll ege .H i s m a i n research i nter est is perfor m ance test and fault d iagno si s f o r optoe lectron ic e quip m ent ,l aser da m age and pro tecti on techno logy ,and etc .
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目录 摘要 ............................................................. I 1 前言 (1) 2 交通红绿灯控制电路的发展与技术现状 (2) 2.1 交通控制系统以及交通红绿灯控制电路的发展现状 (2) 2.2 智能交通红绿灯控制电路技术的现状 (3) 3 VHDL、FPGA、Quartus ii简介 (5) 3.1 VHDL简介 (5) 3.1.1 VHDL简介 (5) 3.1.2 VHDL语言的特点 (6) 3.2 FPGA简介 (8) 3.2.1 PLD器件的设计特点 (8) 3.2.2 FPGA的基本结构 (10) 3.2.3 采用FPGA设计逻辑电路的优点 (11) 3.3 Quartus II 的简介 (12) 4 具体方案论证与设计 (13) 4.1 具体方案论证 (13) 4.2系统算法设计 (15) 4.3 具体电路原理图 (16) 4.4 电路仿真图 (16) 5 实验结果 (17) 总结 (18) 参考文献 ......................................... 错误！未定义书签。附录： .. (19)
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目录 1 概述 (1) 1.1 设计背景 (1) 1.2 抢答器现状 (1) 1.3 本论文主要完成的工作 (1) 1.4 设计心得 (2) 2 开发工具简介 (3) 2.1 VHDL语言简介 (3) 2.2 FPGA开发过程与应用 (4) 2.2.1 FPGA发展历程及现状 (4) 2.2.2 FPGA工作原理 (4) 2.2.3 FPGA开发流程 (5) 2.3 Quartus II软件 (6) 3系统设计 (8) 3.1 系统设计要求 (8) 3.2 系统设计方案 (8) 3.2.1 系统硬件设计方案 (8) 3.2.2 系统软件设计方案 (8) 3.3.3 系统原理详述 (10) 4 电路程序设计及仿真 (12) 4.1 抢答锁存模块设计 (12) 4.1.1 VHDL源程序 (12) 4.1.2 抢答锁存电路的模块 (13) 4.2 仿真 (14) 总结 (15) 致谢 (17) 参考文献 (18)
单片机类 业设计 刷电子时钟的设计 刷全自动节水灌溉系统--硬件部 刷数 式温度计的设计 刷温度 控系统设计 刷基于单片机的语音提示测温系统的研究 刷简易无线电遥控系统 刷数 流 计 刷基于单片机的全自动洗衣机 刷水塔智能水 控 系统 刷温度箱模拟控 系统 刷超声波测距仪的设计 刷基于51单片机的L司号点阵显示屏系统的设计与实 16×16点阵显示屏 刷基于A切89分51单片机的数 电子时钟 刷基于单片机的步 电机的控 刷基于单片机的交流调 器设计 刷基于单片机的数 电压表的设计 刷单片机的数 钟设计 刷智能散热器控 器的设计 刷单片机打铃系统设计 刷基于单片机的交通信 灯控 电路设计 刷基于单片机的电话 程控 家用电器系统设计 刷基于单片机的安全 警器 刷基于单片机的 路抢答器设计 刷基于单片机的超声波测距系统的设计 刷基于MC分-51数 温度表的设计 刷电子体温计的设计 刷基于A切89C51的电话 程控 系统 刷基于A三R单片机幅度 调的号号分信 发生器 刷基于单片机的数控稳压电源的设计 刷基于单片机的室内一氧化碳 测及 警系统的研究 刷基于单片机的空调温度控 器设计 刷基于单片机的 编程多 能电子定时器 刷单片机的数 温度计设计 刷红外遥控密码锁的设计 刷基于61单片机的语音识别系统设计 刷家用 燃气体 警器的设计 刷基于数 温度计的多点温度检测系统 刷基于凌 单片机的语音实时采集系统设计 刷基于单片机的数 频率计的设计 刷基于单片机的数 电子钟设计 刷设施 境中温度测 电路设计 刷汽车倒车 撞 警器的设计 刷篮球赛计时记 器
刷基于单片机的家用智能总线式开关设计 刷设施 境中湿度检测电路设计 刷基于单片机的音乐合成器设计 刷设施 境中二氧化碳检测电路设计 刷基于单片机的水温控 系统设计 刷基于单片机的数 温度计的设计 刷基于单片机的火灾 警器 刷基于单片机的红外遥控开关设计 刷基于单片机的电子钟设计 刷基于单片机的红外遥控电子密码锁 刷大棚温湿度自动 控系统 刷基于单片机的电器遥控器的设计 刷单片机的语音 储与 放的研究 刷基于单片机的电 热炉温度控 系统设计 刷红外遥控电源开关 刷基于单片机的 频信 发生器设计 刷基于单片机的呼叫系统的设计 刷基于PIC16F876A单片机的超声波测距仪 刷基于单片机的密码锁设计 刷单片机步 电机转速控 器的设计 刷由A切89C51控 的太 能热水器 刷 盗与恒温系统的设计与 作 刷A切89分52单片机实验系统的开发与 用 刷基于单片机控 的数 气压计的设计与实 刷智能压力传感器系统设计 刷智能定时器 刷基于单片机的智能火灾 警系统 刷基于单片机的电子式转速 程表的设计 刷 交车汉 显示系统 刷单片机数 电压表的设计 刷精密三F转换器与MC分-51单片机的接口技术 刷基于单片机的居室安全 警系统设计 刷基于89C2051 IC卡读/写器的设计 刷PC机与单片机串行通信设计 刷球赛计时计 器设计 刷 系列PCL五层电 控 系统设计 刷自动起闭光控窗帘设计 刷单片机控 交通灯系统设计 刷基于单片机的电子密码锁 刷基于51单片机的多路温度采集控 系统 刷点阵电子显示屏-- 业设计 刷超声波测距仪-- 业设计 刷单片机对玩 小车的智能控 业设计论文 刷基于单片机控 的电机交流调速 业设计论文
fpga毕业设计开题报告 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。以下是fpga毕业设计，欢迎阅读。 1选题目的意义和可行性 在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。目前应用的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。随着现场可编程门阵列( field program-mable gate array ，FPGA) 的出现，电子系统向集成化、大规模和高速度等方向发展的趋势更加明显，作为可编程的集成度较高的ASIC，可在芯片级实现任意数字逻辑电路，从而可以简化硬件电路，提高系统工作速度，缩短产品研发周期。故利用FPGA这一新的技术手段来研究电子钟有重要的现实意义。设计采用FPGA现场可编程技术，运用自顶向下的设计思想设计电子钟。避免了硬件电路的焊接与调试，而且由于FPGA的I /O 端口丰富，内部逻辑可随意更改，使得数字电子钟的实现较为方便。本课题使用Cyclone EP1C6Q240的FPGA器件，完成实现一个可以计时的数字时钟。该系统具有显示时、分、秒，智能闹钟，按键实现校准时钟，整点报时等功能。满足人们得到精确时间以及时间提醒的需求，方便人们生活。 2 研究的基本内容与拟解决的主要问题 2.1研究的基本内容 数字时钟是采用电子电路实现对时间进行数字显示的计时
装置，由于数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度不断提高。 数字时钟系统的实现有很多，可以利用VerilogDHL语言在Quartus II里实现时、分、秒计数的功能。在芯片内部存储器设24个字节分别存放时钟的时、分、秒信息。数字时钟首先是秒位（共8位）上按照系统时钟CLK进行计数，存储器内相应的秒值加1；若秒位的值达到60（110000），则将其清零，并将相应的分位（共8位）的值加1；若分值达到60（110000），则清零分位，并将时位（共8位）的值加1；若计数满24（100100）后整个系统从0开始重新进行计数。 本设计使用Cyclone EP1C6Q240的FPGA器件为核心，通过编写程序，完成此电子时钟的主要功能显示时，分，秒，以及通过按键实现校准时钟主要功能，使用LED液晶屏显示，分别显示时，分，秒。并且能够实现附加功能----闹铃设置功能和整点报时。 2.2 拟要解决的问题 本设计电子钟系统功能简单，用Cyclone EP1C6Q240的FPGA器件为核心，通过编写程序，完成此电子时钟的主要功能。 本课题主要解决以下问题： (1) 学习VerilogDHL语言、运用Quartus II环境进行程序设计。 用VerilogDHL语言能进行综合的电路设计，也可用于电路的仿真；设计的 规模是任意的，语言不对设计规模施加任何限制；内置各种基本的逻辑门。便于改进和扩充，有利于本系统的研制，并使其性能更完备的。
引言 随着城乡的经济发展，车辆的数量在迅速的增加，交通阻塞的问题已经严重影响了人们的出行。 现在的社会是一个数字化程度相当高的社会，很多的系统设计师都愿意把自己的设计设计成集成电路芯片，芯片可以在实际中方便使用。随着EDA技术的发展，嵌入式通用及标准FPGA器件的呼之欲出，片上系统(SOC)已经近在咫尺。FPGA/CPLD 以其不可替代的地位及伴随而来的极具知识经济特征的IP芯片产业的崛起，正越来越受到业内人士的密切关注。FPGA就是在这样的背景下诞生的，它在数字电路中的地位也越来越高，这样迅速的发展源于它的众多特点。交通等是保障交通道路畅通和安全的重要工具，而控制器是交通灯控制的主要部分，它可以通过很多种方式来实现。在这许许多多的方法之中，使用FPGA和VHDL语言设计的交通灯控制器，比起其他的方法显得更加灵活、易于改动，并且它的设计周期性更加短。 城市中的交通事故频繁发生，威胁着人们的生命健康和工作生活，交通阻塞问题在延迟出行时间的同时，还会造成更多的空气污染和噪声污染。在这种情况下，根据每个道路的实际情况来设置交通灯，使道路更加通畅，这对构建和谐畅通的城市交通有着十分重要的意义。
第一章软件介绍 1.1 QuartusⅡ介绍 本次毕业设计是基于FPGA下的设计，FPGA是现场可编程门阵列，FPGA开发工具种类很多、智能化高、功能非常的强大。可编程QuartusⅡ是一个为逻辑器件编程提供编程环境的软件，它能够支持VHDL、Verilog HDL语言的设计。在该软件环境下，设计者可以实现程序的编写、编译、仿真、图形设计、图形的仿真等许许多多的功能。在做交通灯控制器设计时选择的编程语言是VHDL语言。 在这里简单的介绍一下QuartusⅡ的基本部分。图1-1-1是一幅启动界面的图片。在设计前需要对软件进行初步的了解，在图中已经明显的标出了每一部分的名称。 图 1-1-1 启动界面 开始设计前我们需要新建一个工程，首先要在启动界面上的菜单栏中找到File，单击它选择它下拉菜单中的“New Project Wizard”时会出现图1-1-2所显示的对话框，把项目名称按照需要填好后单击Next，便会进入图 1-1-3 显示的界面。
课程设计报告 专业班级 课程 FPGA/CPLD原理及应用题目四路电子抢答器设计学号 姓名 同组人 成绩 2013年5月
一、设计目的 1.进一步掌握QUARTUSⅡ软件的使用方法； 2.会使用VHDL语言设计小型数字电路系统； 3.掌握应用QUARTUSⅡ软件设计电路的流程； 4.掌握电子抢答器的设计方法。 二、设计要求 1.系统总体设计 （1）设计一个可以容纳四组参赛队进行比赛的电子抢答器。 （2）具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。 （3）具有计时功能。在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，计到0时停止计数，同时扬声器发出超时警报信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。 （4）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后，由主持人打分，答对一次加1分，答错一次减1分。 （5）设置一个系统清除开关，该开关由主持人控制。 （6）具有犯规设置电路。超时抢答者，给予鸣喇叭警示，并显示规范组别。 2.设计方案 系统的输入信号有：各组的抢答按钮A、B、C、D，系统允许抢答信号STA，系统清零信号RST，计分时钟信号CLK，加分按钮端ADD、en，减分端SUB、sta，计时使能端en时钟信号clk,复位rst；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用a1、b1、c1、d1表示，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号，各组计分显示的控制信号。整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（输出显示模块）。 3.如图为流程图： 开始→抢答→抢答鉴别→回答→加减分数→显示↑↑ 倒计时倒计时 犯规抢答或抢答后答题时间超时鸣喇叭警告。
武汉轻工大学 毕业设计外文参考文献译文本 2013届 原文出处：from Vin Skahill.VHDL for Programmable Logic page 76-88 毕业设计题目：基于FPGA的数字频率计设计 院（系）：电气与电子工程学院 专业名称：电子信息科学与技术 学生姓名： 学生学号： 指导教师：
Introduction of digital frequency meter Digital Frequency is an indispensable instrument of communications equipment, audio and video, and other areas of scientific research and production . In addition to the plastic part of the measured signal, and digital key for a part of the show, all the digital frequency using Verilog HDL designed and implemented achieve in an FPGA chip. The entire system is very lean, flexible and have a modification of the scene. 1 、And other precision measuring frequency Principle Frequency measurement methods can be divided into two kinds: (1) direct measurement method, that is, at a certain time measurement gate measured pulse signal number. (2) indirect measurements, such as the cycle frequency measurement, VF conversion law. Frequency Measurement indirect measurement method applies only to low-frequency signals. Based on the principles of traditional frequency measurement of the frequency of measurement accuracy will be measured with the decline in signal frequency decreases in the more practical limitations, such as the accuracy and frequency of measurement not only has high accuracy, but also in the whole frequency region to maintain constant test accuracy. The main method of measurement frequency measurement Preferences gated signal GATE issued by the MCU, GATE time width on the frequency measurement accuracy of less impact, in the larger context of choice, as long as the FPGA in 32 of 100 in the counter b M Signals are not overflow line, in accordance with the theoretical calculation GATE time can be greater than the width Tc 42.94 s, but due to the single-chip microcomputer data processing capacity constraints, the actual width of less time, generally in the range of between 0.1 s choice, that is, high-frequency, shorter gate;, low gate longer. This time gate width Tc based on the size of the measured frequency automatically adjust frequency measurement in order to achieve the automatic conversion range, and expanded the range of frequency measurement; realization of the entire scope of measurement accuracy, reduce the low-frequency measurement error. The design of the main methods of measuring the frequency measurement and control block diagram as shown in Figure 1. Figure 1 Preferences gated signal GA TE issued by the MCU, GA TE time width of less frequency measurement accuracy, in the larger context of choice, as long as the FPGA in 32 of 100 in the counter b M
毕业论文Array 基于FPGA的四层电梯控制系统设计
毕业设计（论文）原创性声明和使用授权说明 原创性声明 本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。 作者签名：日期： 指导教师签名：日期： 使用授权说明 本人完全了解大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。 作者签名：日期：
学位论文原创性声明 本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名：日期：年月日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名：日期：年月日 导师签名：日期：年月日
郑州轻工业学院 电子技术课程设计 题目 _基于FPGA的计数器设计___ _________________________ 学生姓名 _ XXX_________________ 专业班级 _电子信息工程10-01班____ 学号 _5401001030XXX__________ 院（系）电气信息工程学院___ ____ 指导教师 _杜海明耿鑫____________ 完成时间20XX年06月22日_______
郑州轻工业学院 课程设计任务书 题目基于FPGA的计数器的程序设设计_______________ 专业、班级电子信息工程学号姓名 _____ 主要内容、基本要求、主要参考资料等： 主要内容： 要求学生使用硬件描述语言（Verilog 或者VHDL）设计基于FPGA的计数器的 源程序。实现如下功能：显示1个0-9999的四位计数器；四位七段数码管的译码与 显示。理解数码管的译码原理，同时需要做一个分频器，理解时钟分频的原理及意 义。 基本要求： 1、学会quartusII的使用，掌握FPGA 的程序设计方法。 2、掌握硬件描述语言语法。 3、程序设计完成后要求在quartusII中实现功能仿真。 主要参考资料： 1、. [M]..20XX,4 2、陈怀琛.MATLAB及在电子信息课程中的应用[M].北京：电子工业出版 社.20XX,1 完成期限：20XX.6.21—20XX.6.25 指导教师签名： ________________ 课程负责人签名： ___________________ 20XX年6月18日
目录
基于FPGA的计数器的程序设设计 摘要 本文介绍了一种基于FPGA的，由顶层到底层设计的数字频率计。本文主要包括该频率计的设计基础和实现方法以及译码与显示等内容，描述了它的设计平台、工作原理和软硬件实现。本设计主要有分频器、四位计数器、16位锁存器以及数码管显示电路。计数器设计采用VHDL硬件描述语言编程,极大地减少了硬件资源的占用，仿真与分析结果表明，该数字频率计性能优异，软件设计语言灵活，硬件简单，速度快。 关键词FPGA 计数器 VHDL
电子科技大学 实 验 报 告 一、实验室名称：虚拟仪器实验室 二、实验项目名称：交通灯设计实验 三、实验学时：4学时 四、实验原理
假设交通灯处于南北和东西两条大街的“十”字路口，如图1所示。用FPGA 开发板的LED 灯来模拟红、黄、绿3种颜色信号，并按一定顺序、时延来点亮LED ，如图2所示。图3给出了交通灯的状态转移图。设计使用频率为1Hz 的时钟来驱动电路（注1：仿真时采用1MHz 的时钟来驱动电路），则停留1个时钟可得到1S 的延时，类似停留3个时钟可得到3S 的延时，停留15个时钟可得到15S 的延时（注2：开发板工作时钟为50MHz ）。 北 南 西东 图1. 六个彩色LED 可以表示一组交通信号灯 图2. 交通灯状态 南北 东西 红 黄 绿 红 黄 绿 S0 1 0 0 0 0 1 S1 1 0 0 0 1 0 S2 1 0 0 1 0 0 S3 0 0 1 1 0 0 S4 0 1 0 1 0 0 S5 1 0 0 1 0 0
图3. 交通灯的状态转移图 顶层模块 时钟分频模块状态机跳转模块 图4. 交通灯的原理框图 五、实验目的 本实验是有限状态机的典型综合实验，掌握如何使用状态转移图来定义Mealy状态机和Moore状态机，熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。并通过一个交通灯的设计掌握利用EDA软件（Xilinx ISE 13.2）进行HDL代码输入方式的电子线路设计与仿真的详细流程。。 六、实验内容 在Xilinx ISE 13.2上完成交通灯设计，输入设计文件，生成二进制码流文件下载到FPGA开发板上进行验证。 七、实验器材（设备、元器件）
基于FPGA的多路数字抢答器的设计 摘要：本文主要介绍了以FPGA为基础的八路数字抢答器的设计，首先对各模块的功能进行分配，此次设计主要有七个模块，依次为分频模块、抢答模块、加减分模块、倒计时模块、设置倒计时模块、蜂鸣器模块和数字显示模块。主持人按下开始键可以实现抢答开始，选手号的显示，加减分模块，积分的显示，积分的重置，并启动倒计时模块；若有选手犯规或者倒计时记到五秒，停止倒计时，开启蜂鸣器，并为进入加减分模块做准备。此次设计程序用Quartus II12.0为软件开发平台，用Verilog语言来编写，使用模块化编程思想，自上向下，通过寄存器变量来控制各个模块的运行。本次设计采用FPGA来增强时序的灵活性，由于FPGA的I/O端口资源丰富，可以在此基础上稍加修改可以增加很多其他功能的抢答器，因此后期可塑性很强，因为核心是FPGA芯片，外围电路比较简单，可靠性强、运算速度高，因此便于维护，并且维护费用低。 关键词：FPGA、抢答器、倒计时、犯规报警、加减分、显示 目录 第一章绪论................. . (2) 第二章 FPGA原理及相关开发工具软件的介绍 (3) 2.1 FPGA的简介..... . (3) 2.1.1 FPGA的发展与趋势......... .. (3) 2.1.2 FPGA的工作原理及基本特点 (4) 2.1.3 FPGA的开发流程 (5) 2.1.4 FPGA的配置... . (5) 2.2 软件介绍............... .. (6) 2.2.1 Verilog HDL的介绍........... .. (6)
2.2.2 Quartus II软件.................... .. (7) 第三章数字抢答器系统设计方案和主要模块 (8) 3.1 功能描述及设计架构...... .. (8) 3.2 抢答器程序流程图以及各模块代码分析 (10) 3.2.1 抢答器程序结构及主程序流程图 (10) 3.2.2 秒分频模块 (15) 3.2.3 倒计时以及倒计时剩5S时报警模块...... 错误！未定义书签。 3.2.4 倒计时显示及倒数计时设置显示模块 (20) 3.2.5 选手号显示及违规报警模块 (26) 3.2.6倒计时设置模块 (30) 3.2.7顶层模块 (35) 3.3 硬件电路 (37) 3.3．1 按键电路图 (38) 3.3．2 数码管显示电路图 (38) 3.3．2 蜂鸣器电路图 (39) 第四章管脚分配及功能 (40) 第五章总结 (41) 参考文献 (418) 第一章绪论 1.1 课题研究背景 随着社会的发展，各种竞赛比赛日益增多，抢答器以它的方便快捷、直观反映首先取得发言权的选手等优点，深受比赛各方的辛睐，市场前景一片大好。另一方面随着电子科技的发展，抢答器的功能以及实现方式也越来越多，产品的可靠性以及准确性也越来越强。能够实现多路抢答器功能的方式有很多种，主要包括前期的数字电路、模拟电路以及数字电路与模拟电路组合的方式，但是这种方
盼盼电子设计网本网站承接电子类毕业设计论文一条龙服务！！！ 电子毕业设计：12 1.基于FPGA的PCI总线设计 2.基于FPGA的UART接口设计 3.基于单片机的数字电压表 4.单片机控制的全自动洗衣机毕业设计 电梯控制的设计与实现 6.恒温箱单片机控制 7.单片机脉搏测量仪 8.单片机控制步进电机毕业设计论文 9.函数信号发生器设计论文 变电所一次系统设计 11.报警门铃设计论文 单片机交通灯控制 13.单片机温度控制系统 通信系统中的接入信道部分进行仿真与分析 15.仓库温湿度的监测系统 16.基于单片机的电子密码锁 17.单片机控制交通灯系统设计 18.基于DSP的IIR数字低通滤波器的设计与实现
19.智能抢答器设计 20.基于LabVIEW的PC机与单片机串口通信设计的IIR数字高通滤波器 22.单片机数字钟设计 23.自动起闭光控窗帘毕业设计论文 24.三容液位远程测控系统毕业论文 25.基于Matlab的PWM波形仿真与分析 26.集成功率放大电路的设计 27.波形发生器、频率计和数字电压表设计 28.水位遥测自控系统毕业论文 29.宽带视频放大电路的设计毕业设计 30.简易数字存储示波器设计毕业论文 31.球赛计时计分器毕业设计论文 数字滤波器的设计毕业论文 机与单片机串行通信毕业论文 34.基于CPLD的低频信号发生器设计毕业论文 35. 基于labVIEW虚拟滤波器的设计与实现序列在扩频通信中的应用 37.正弦信号发生器 38.红外报警器设计与实现 39.开关稳压电源设计 40.基于MCS51单片机温度控制毕业设计论文
41.步进电动机竹竿舞健身娱乐器材 42.单片机控制步进电机毕业设计论文 43.单片机汽车倒车测距仪 44.基于单片机的自行车测速系统设计 45.水电站电气一次及发电机保护 46.基于单片机的数字显示温度系统毕业设计论文 47.语音电子门锁设计与实现 48.工厂总降压变电所设计-毕业论文 49.单片机无线抢答器设计 50.基于单片机控制直流电机调速系统毕业设计论文 51.单片机串行通信发射部分毕业设计论文 52.基于VHDL语言PLD设计的出租车计费系统毕业设计论文 53.超声波测距仪毕业设计论文 54.单片机控制的数控电流源毕业设计论文 55.声控报警器毕业设计论文 56.基于单片机的锁相频率合成器毕业设计论文 57.基于Multism/protel的数字抢答器 58.单片机智能火灾报警器毕业设计论 59.无线多路遥控发射接收系统设计毕业论文 60.单片机对玩具小车的智能控制毕业设计论文 61.数字频率计毕业设计论文 62.基于单片机控制的电机交流调速毕业设计论文
基于FPGA的计数器的程序设计 摘要 本文介绍了一种基于FPGA的，由顶层到底层设计的数字计数器。本文主要包括该计数器的设计基础和实现方法以及译码与显示等内容，描述了它的设计平台、工作原理和软硬件实现。本设计主要有分频器、四位计数器、16位锁存器以及数码管显示电路四个模块组成。计数器各模块设计采用VHDL硬件描述语言编程,极大地减少了硬件资源的占用，仿真与分析结果表明，该数字计数器性能优异，软件设计语言灵活，硬件简单，速度快。 关键词FPGA计数器VHDL分频器
目录 基于FPGA的计数器的程序设计 (1) 摘要 (1) 1 绪论 (3) 1.1 FPGA简介 (3) 1.2硬件描述语言VHDL简介 (3) 1.3开发工具Quartus II简介 (4) 2整体设计方案 (4) 3各功能模块设计及仿真 (5) 3.1分频器的设计 (5) 3.1.1分频器设计原理 (5) 3.1.2源程序及波形仿真 (6) 3.1.3分频器RTL 电路图 (7) 3.2计数器的设计 (7) 3.2.1分频器设计原理 (7) 3.2.2源程序及波形仿真 (8) 3.2.3 RTL 电路图 (11) 3.3锁存器的设计 (11) 3.3.1锁存器设计原理 (11) 3.3.2锁存器源程序及波形仿真 (12) 3.3.3锁存器RTL电路图 (13) 3.4显示部分的设计 (13) 3.4.1七段数码管显示原理 (13) 3.4.2七段数码管显示源程序及波形仿真 (15) 3.4.3七段数码管显示RTL 电路图 (16) 4系统顶层设计 (17) 4.1.1自顶向下的设计方法 (17) 4.1.2 顶层设计源程序及其仿真波形 (17) 4.1.3系统顶层RTL 电路图 (20) 5总结 (21) 参考文献 (22)
module qiangda4(clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4,Led1 ,Led2,Led3,Buzzer); // 开始声明各个端口 //输入口 input clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4; //输出口 output [0:7] Led1; //倒计时时使用的LED控制端 output [0:7] Led2; //数码管控制端 output [0:7] Led3; //分数显示数码管控制端 output Buzzer; //蜂鸣器 //各个寄存器变量声明 reg [0:7] Led1; reg [0:7] Led2; reg [0:7] Led3; reg cnt=32'b0; reg Buzzer; reg score=4’hf;//分数显示寄存器 //配置寄存器,EnFlat是表明开始抢答的标志位 reg EnFlat=1'b0; //BuClk是蜂鸣器的标志位 reg BuClk=1'b0; //BuL是做蜂鸣器的延时用 reg [0:7]BuL=8'd0; //抢答选手标志位 reg answer=3’d0; //各组分数标志位 reg score1=4’d5; reg score2=4’d5; reg score3=4’d5; reg score4=4’d5; //------------初始化模块--------------- always @ (posedge clk)//捕捉时钟 begin //初始化各按键并开始抢答 begin if(inputEn==1'b0) begin //初始化各个标志位和参数
基于FPGA的定时器/计数器的设计与实现 摘要 本课题旨在用EDA工具与硬件描述语言设计一个基于Altera公司的FPGA 16位计数器\定时器，可对连续和非连续脉冲进行计数，并且计数器在具有计数定时功能基础上，实现简单脉宽调制功能和捕获比较功能。本设计采用QuartusII编译开发工具使用VerilogHDL 设计语言进行设计，并采用了由上而下的设计方法对计数器进行设计，体现了VerilogHDL 在系统级设计上自上而下设计风格的优点。本设计中采用了三总线的设计方案，使设计更加简洁与规范。本设计所有模块与功能均在Quartus II 7.0_1.4G_Liwz版本下通过编译与仿真，实现了定时器/计数器的设计功能。 关键词：VerilogHDL硬件描述语言；QuartusII；FPGA；定时器/计数器
FPGA-based timer / counter design and implementation This topic aims to use EDA tools to design a 16 bit counter \ timer based on Altera's FPGA by hardware descripe language, which can count continuous and discontinuous pulset, and the counter with the function of capture and PWM. This design uses VerilogHDL language and top-down design method to design the counter on QuartusII compile tool, the design reflect the advantages of VerilogHDL top-down design in system-level design. The design uses a three-bus design, which make design much more specifications and concise. The design and function of all modules are compiled and simulationed on the Quartus II 7.0_1.4G_Liwz versions, and achieve the timer / counter’s features. Key words: VerilogHDL hardware description language; QuartusII; FPGA; timer / counter