补充习题
第一章
一. 选择题
1. 目前我们所说的个人台式商用机属于______。 A.
A. 巨型机
B. 中型机
C. 小型机
D. 微型机
2. 将有关数据加以分类、统计、分析，以取得有利用价值的信息，我们称其为______。
A. 数值计算
B. 辅助设计
C. 数据处理
D. 实时控制
3. 目前的计算机，从原理上讲______。
A. 指令以二进制形式存放，数据以十进制形式存放
B. 指令以十进制形式存放，数据以二进制形式存放
C. 指令和数据都以二进制形式存放
D. 指令和数据都以十进制形式存放
4. 完整的计算机系统应包括______。
A. 运算器、存储器、控制器
B. 外部设备和主机
C. 主机和实用程序
D. 配套的硬件设备和软件系统
5. 存储器是计算机系统的记忆设备，主要用于______。
A. 存放程序
B. 存放软件
C. 存放微程序
D. 存放程序和数据
6. 计算机问世至今，新型机器不断推陈出新，不管怎样更新，依然保有“存储程序”的概念，
最早提出这种概念的是______。
A. 巴贝奇
B. 冯. 诺依曼
C. 帕斯卡
D. 贝尔
7. 下列______属于应用软件。
A. 操作系统
B. 编译系统
C. 连接程序
D.文本处理
8. 1946年研制成功的第一台电子数字计算机称为______，1949年研制成功的第一台程序内
存的计算机称为______。
A．EDVAC ，MARKI B.ENIAC , EDSAC
C. ENIAC , MARKI
D.ENIAC , UNIVACI
9. 至今为止，计算机中的所有信息仍以二进制方式表示的理由是______。
A．节约元件 B.运算速度快 C.物理器件性能所至 D.信息处理方便
10. 冯·诺依曼机工作的基本方式的特点是______。
A 多指令流单数据流
B 按地址访问并顺序执行指令
C 堆栈操作
D 存贮器按内容选择地址
二. 填空题
1. 计算机软件一般分为两大类：一类叫 A.______,另一类叫 B.______。操作系统属于
C.______ 类。
2. 数控机床是计算机在A.______方面的应用，邮局把信件自动分拣是在计算机B.______
方面的应用。
3．存储A.______并按B.______顺序执行,这是冯?诺依曼型计算机的工作原理。
4．计算机的A.______是计算机B.______结构的重要组成部分,也是计算机不同于一般电子设备的本质所在。
5．在计算机术语中，将运算器和控制器合在一起称为A. ______，而将B. ______和存储器合在一起称为C. ______。
1. A.系统软件 B.应用软件 C.系统软件
3. A.程序 B.地址
5．A.CPU B.CPU C.主机
三. 简答题
1. 说明计算机系统的层次结构。
答：计算机系统可分为：微程序机器级，一般机器级（或称机器语言级），操作系统级，汇编语言级，高级语言级。
第二章
一. 选择题
1. 根据国标规定，每个汉字在计算机内占用______存储。
A. 一个字节
B. 二个字节
C. 三个字节
D. 四个字节
2. 下列数中最小的数为______。
A.（101001）
2 B.（52）
8
C.（2B）
16
D.（44）
10
3. 设X= —0.1011，则[X]
补
为______。
A. 1.1011
B. 1.0100
C. 1.0101
D. 1.1001
4. 下列数中最大的数是______。
A.（10010101）
2 B.（227）
8
C.（96）
16
D.（143）
10
5. 下列数中最小的数为______。
A. （101001）
2B. （52）
8
C. （101001）
BCD D. （233）
16
6. 设X=－0.1011，则〔Ｘ〕
补
为______。
A. 1.1011
B. 1.0100
C. 1.0101
D. 1.1001
7. 机器数______中,零的表示形式是唯一的。
A. 原码
B. 反码
C. 补码
D. 任何码
8. 在计算机中，普遍采用的字母与字符编码是______。
A. BCD码
B. 16进制
C. 格雷码
D. ASCⅡ码
9. 运算器的主要功能是进行______。
A. 逻辑运算
B. 算术运算
C. 逻辑运算和算术运算
D. 只作加法
10. （2000）
10
化成十六进制数是______。
A．（7CD）
16 B.（7D0）
16
C.（7E0）
16
D.（7FO）
16
11. 下列数中最大的数是______。
A．（10011001）
2 B.（227）
8
C.（98）
16
D.（152）
10
12. ______表示法主要用于表示浮点数中的阶码。
A. 原码
B. 补码
C. 反码
D. 移码
13. 在小型或微型计算机里，普遍采用的字符编码是______。
A. BCD码
B. 16进制
C. 格雷码
D. ASCⅡ码
14. 用32位字长（其中1位符号位）表示定点小数时，所能表示的数值范围是______。
A. 0≤│N|≤1-2-32
B. 0≤│N|≤1-2-31
C. 0≤│N|≤1-2-30
D. 0≤│N|≤1-2-29
15. 下列有关运算器的描述中，______是正确的。
A.只做算术运算，不做逻辑运算
B. 只做加法
C.能暂时存放运算结果
D. 既做算术运算，又做逻辑运算
16. 设［X］
补=1.x
1
x
2
x
3
x
4
,当满足______时，X > -1/2成立。
Ａ．x
1必须为1，x
2
x
3
x
4
至少有一个为1 Ｂ．x
1
必须为1，x
2
x
3
x
4
任意
Ｃ．x
1必须为0，x
2
x
3
x
4
至少有一个为1 Ｄ．x
1
必须为0，x
2
x
3
x
4
任意
17. 设寄存器位数为8位，机器数采用补码形式（含一位符号位）。对应于十进制数-27，寄
存器内为______。
A. 27H
B. 9BH
C. E5H
D. 5AH
18. （2000）10化成十六进制数是______。
A．（7CD）
16 B．（7D0）
16
C．（7E0）
16
D．（7F0）
16
19. 下列数中最大的数是______。
A．（10010101）
2 B．（227）
8
C。（96）
16
D．（143）
5
20. 运算器虽有许多部件组成，但核心部分是______。
A．数据总线 B．算术逻辑运算单元 C．多路开关 D．累加寄存器
21. 定点16位字长的字，采用2的补码形式表示时，一个字所能表示的整数范围是______。
A．-215 ─215-1 B．-215-1─215-1 C．-215+1─215 D．-215─215
22. 下列数中最小的数是______。
A．（101001）
2 B．（52）
8
C．（2B）
16
D．（44）
10
23. 已知X<0且[X]
原 = X
.X
1
X
2
…Xn，则[X]
补
可通过______求得。
A．各位求反，末位加1 B．求补 C．除X
0外求补 D．[X]
反
-1
24．算术 / 逻辑运算单元74181ALU可完成______。
A．16种算术运算功能B．4位乘法运算和除法运算功能C．16种算术运算功能和16种逻辑运算功能D．16种逻辑运算功能
25．若浮点数用补码表示，则判断运算结果是否为规格化数的方法是______。
A．阶符与数符相同为规格化数
B．阶符与数符相异为规格化数
C．数符与尾数小数点后第一位数字相异为规格化数
D．数符与尾数小数点后第一位数字相同为规格化数
26．在定点二进制运算器中，减法运算一般通过______来实现。
A．原码运算的二进制减法器B．补码运算的二进制减法器
C．原码运算的十进制加法器D．补码运算的二进制加法器
27．下面浮点运算器的描述中正确的句子是：______。
A．浮点运算器可用阶码部件和尾数部件实现
B．阶码部件可实现加、减、乘、除四种运算
C．尾数部件只进行相加、相减和比较操作
D．尾数部件只进行乘法和减法运算
28．假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校验的字符码是______。
A．11001011 B．11010110 C．11000001 D．11001001
29．按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是______。
A 全串行运算的乘法器
B 全并行运算的乘法器
C 串—并行运算的乘法器
D 并—串型运算的乘法器
二. 填空题
1. 汉字的A.______、B.______、C.______是计算机用于汉字输入、内部处理、输出三种不
同用途的编码。
2. 运算器的两个主要功能是：A.______，B.______。
3. 一位十进制数，用BCD码表示需A.______位二进制码，用ASCII码表示需B.______位
二进制码。
4. 按IEEE754标准，一个浮点数由A.______、B.______、C.______三个域组成。
5．移码表示法主要用于表示A.______数的阶码E，以利于比较两个B.______的大小和
C.______操作。
6．为了运算器的A. _____，采用了B. _____进位，C. _____乘除法流水线等并行措施。7．数的真值变成机器码可采用A. ______表示法，B. ______表示法，C.______表示法，移码表示法。
8．一个定点数由A. ______和B. ______两部分组成。根据小数点位置不同，定点数有C.
______和纯整数之分。
9．74181是采用先行进位方式的4位并行加法器，74182是实现A.______进位的进位逻辑。
若某计算机系统字长为64位，每四位构成一个小组，每四个小组构成一个大组，为实现小组内并行、大组内并行，大组间串行进位方式，共需要B.______片74181和C.______片74182。
10．为运算器构造的A.______,运算方法中常采用B.______加减法C.______乘除法或补码乘除法。
1. A.输入编码（或输入码） B.内码（或机内码） C.字模码
3. A.4 B.7
5．A.浮点 B.指数 C.对阶
7．A.原码 B.补码 C.反码
三. 应用题
1.请将十进制数（123.375）转化成二进制数、八进制数、十六进制数。
2.机器数字长为8位（含1位符号位），当X= -127 （十进制）时，其对应的二进制表示，
(X)
原表示，(X)
反
表示，(X)
补
表示，(X)
移
表示分别是多少？
3.机器数字长为8位（含1位符号位），若机器数为81（十六进制），当它分别表示原码、
补码、反码和移码时，等价的十进制整数分别是多少？
解：原码： -1，补码： -127，反码：-126，移码：+1。
4. 已知：X=0.1011,Y=－0.0101,求[X/2]
补,[X/4]
补
[－X]
补
及[Y/2]
补
,[Y/4]
补
[－Y]
补
解：[X]
补= 0.1011 [X/2]
补
= 0.01011 [X/4]
补
= 0.001011 [－X]
补
= 1.0101
[Y]
补 = 1.1011 [Y/2]
补
= 1.11011 [Y/4]
补
= 1.111011 [－Y]
补
= 0.0101
5．求十进制数-113的原码表示，反码表示，补码表示和移码表示（用8位二进制表示，并设最高位为符号位，真值为7位）。
6. 将十进制数35485转换成二进制数、八进制数、十六进制数和BCD 数。 解：（1）（35485）10=（162.A ）16
（2）（35485
）10=（101100010.1010）2 （3）（35485）10=（542.5）8
（4）（35485）10=（001101010100.011000100101）BCD
7．已知 X = -0.01111,Y = +0.11001, 求[X]补,[-X] 补,[Y] 补,[-Y] 补,X+Y=?,X-Y=? 解：[ x ]原 = 1.01111 [ x ]补 = 1.10001 所以 ：[ -x ]补 = 0.01111 [ y ]原 = 0.11001 [ y ]补 = 0.11001 所以 ：[ -y ]补 = 1.00111 [ x ]补 11.10001 [ x ]补 11.10001 + [ y ]补 00.11001 + [ -y ]补 11.00111 [ x + y ]补 00.01010 [ x - y ]补 10.11000
所以： x + y = +0.01010 因为符号位相异，结果发生溢出
8．浮点数格式如下：1位阶符，6位阶码，1位数符，8位尾数，请写出规格化浮点数所能表示的范围（只考虑正数值）。 9． 若用IEEE754表示的浮点数X 的二进制存储格式为（41360000）16，求其32位浮点数的
十进制值。
解：将16进制数展开后，可得二进制格式为
0 1000 0010 0110 1100 0000 0000 0000 000 ↑
S 阶码8位 尾数23位
指数e = 阶码-127 = 10000010-01111111 = 00000011 = （3）10
包括隐藏位1的尾数1.M = 1.011 0110 0000 0000 0000 0000 = 1.011011 于是有 X =（-1）S ×1.M ×2e = +（1.011011）×23
= +1011.011 = （11.375）10 10．设[X]补 = X 0.X 1X 2…Xn，求证： [X/2]补 = X 0.X 0X 1X 2…Xn 。 证明：
因为 X = -X 0 +∑=n
i 1
X i 2-i
所以 X/2 = -X 0/2 + 1/2∑=n
i 1
X i 2-I
= -X 0 + X 0/2 + 1/2∑=n
i 1
X i 2-i
= -X 0 +∑=n
i 0X i 2
-（i+1）
由于X/2=-X 0 +∑=n
i 0
X i 2
-（i+1）
根据补码与真值的关系便有：[X/2]补 = X 0.X 0X 1X 2…Xn
11. 某加法器进位链小组信号为C 4C 3C 2C 1 ，低位来的信号为C 0 ，请分别按下述两种方式写出C 4C 3C 2C 1的逻辑表达式。
（1） 串行进位方式 （2） 并行进位方式
解 ：（1）串行进位方式：
C 1 = G 1 + P 1 C 0 其中： G 1 = A 1 B 1 ，P 1 = A 1⊕B 1
C 2 = G 2 + P 2 C 1 G 2 = A 2 B 2 ，P 2 = A 2⊕B 2 C 3 = G 3 + P 3 C 2 G 3 = A 3 B 3 , P 3 = A 3⊕B 3 C 4 = G 4 + P 4 C 3 G 4 = A 4 B 4 , P 4 = A 4⊕B 4
(2) 并行进位方式：
C 1 = G 1 + P 1 C 0
C 2 = G 2 + P 2 G 1 + P 2 P 1 C 0
C 3 = G 3 + P 3 G 2 + P 3 P 2 G 1 + P 3 P 2 P 1 C 0
C 4 = G 4 + P 4 G 3 + P 4 P 3 G 2 + P 4P 3 P 2 G 1 + P 4 P 3 P 2 P 1 C 0 其中 G 1—G 4 ，P 1—P 4 表达式与串行进位方式相同。
12. 设[x]补 =x 0.x 1x 2…x n 。 求证：x = -x 0 +∑
=n
i 1x i 2-i
13. 求证： [ X · Y ]补=[X]补 ? （-Y 0 +∑
=n
i 1
Y i ? 2-i ）
证明：设[x]补=x 0x 1x 2…x n , [y]补=y 0y 1…y n
（1） 被乘数x 符号任意，乘数y 符号为正。 根据补码定义，可得
[x]补 = 2+x=2n
+1 + x （mod 2 n +1
）
[y]补 = y 所以
[x]补·[y]补 = 2n
+1·y + x ·y=2n
+1·（y 1y 2…y n ）+x ·y 其中（y 1y 2…y n ）是大于0的正整数，根据模运算性质有 2n +1
·（y 1y 2…y n ）= 2 n +1
（mod 2
n +1
）
所以
[x]补·[y]补=2+x ·y=[ x ·y]补 （mod 2 n +1
）
即 [ x ·y]补=[x]补·[y]补=[x]补·y ○1 （2） 被乘数x 符号任意，乘数y 符号为负。
[x]补=x 0.x 1x 2…x n
[y]补=1.y 1y 2…y n =2+y （mod 2）
由此
y=[y]
补－2=0.y
1
y
2
…y
n
－1
所以
x·y=x（y
1y
2
…y
n
）－x
[ x·y]
补=[ x（y
1
y
2
…y
n
）]
补
＋[-x]
补
又（y
1y
2
…y
n
）>0，根据式○1有
[ x（y
1y
2
…y
n
）]
补
= [x]
补
（0.y
1
y
2
…y
n
）
所以
[ x·y]
补= [x]
补
（0.y
1
y
2
…y
n
）＋[-x]
补
○2
（3）被乘数x和乘数y符号都任意。
将式○1和式○2两种情况综合起来，即得补码乘法的统一算式，即
[ x·y]
补= [x]
补
（0.y
1
y
2
…y
n
）－[x]
补
·y
= [x]
补（-y
＋0.y
1
y
2
…y
n
）
=[x]
补?（-y
+ ∑
=
n
i1
y
i
? 2-i）证毕
14. 设[X]
补=01111，[Y]
补
=10011，用带求补器的补码阵列乘法器求出乘积
X·Y=？并用十进制数乘法验证。
解：设最高位为符号位，输入数据为[ x ]
补 = 01111 [Y]
补
=10011
算前求补器输出后： x = 1111 y = 1101
1 1 1 1
× 1 1 0 1
1 1 1 1
0 0 0 0 乘积符号位运算：
1 1 1 1 x0⊕y0 = 0⊕1 = 1 + 1 1 1 1
1 1 0 0 0 0 1 1
算后求补级输出为00111101，加上乘积符号位1，最后得补码乘积值为
100111101 。
利用补码与真值的换算公式，补码二进制数的真值是：
x×y = -1×28 + 1×25 + 1×24 + 1×23 + 1×22 + 1×20 = -195 十进制数乘法验证： x×y = （+15）×（-13）= -195
15. 设有两个浮点数 N
1 = 2j1× S
1
, N
2
= 2j2× S
2
,其中阶码2位，阶符1位，尾数四
位，数符一位。设：j
1 = (-10 )
2
,S
1
= ( +0.1001)
2
j
2 = (+10 )
2
,S
2
= ( +0.1011)
2
求：N
1×N
2
，写出运算步骤及结果，积的尾数占4位，要规格化结果，用原码阵列乘法
器求尾数之积。
解：（1）浮点乘法规则：
N
1×N
2
=（ 2j1×S
1
）×（2j2× S
2
） = 2（j1+j2）×（S
1
×S
2
）
（2）码求和：
j
1 + j
2
= 0
（3）尾数相乘：
令被乘数S
1 =0.1001，乘数S
2
= 0.1011，尾数绝对值相乘得积的绝对值，积的符号位 =
0⊕0 = 0。按无符号阵乘法器运算得（步骤略）：N 1 ×N 2 = 20
×0.01100011
（4）尾数规格化、舍入（尾数四位）
N 1 ×N 2 = （+ 0.01100011）2 = （+0.1100）2×2（-01）2
16. 设有浮点数x=2-5×0.0110011,y=23
×(-0.1110010),阶码用４位移码表示，尾数（含符
号位）用８位补码表示。求［x ×y ］浮。要求直接用补码完成尾数乘法运算，运算结果尾数仍保留８位（含符号位），并用尾数之后的４位值处理舍入操作。 解：移码采用双符号位，尾数补码采用单符号位，则有
[Mx]补=0.0110011,[My]补=1.0001110,[Ey]移=11 011,[Ey]补=00 011,[Ex]移=00 011, (1) 求阶码和
[Ex+Ey]移=[Ex]移+[Ey]补=00 011 + 00 011 = 00 110, 值为移码形式-2 （2）尾数乘法运算可直接采用补码阵列乘法器实现，即有 [Mx]补×[My]补= [0.0110011]补×[1.0001110]补 = [1.0011001,10010010]补 （3） 规格化处理
乘积的尾数符号位与最高数值位符号相反，已是规格化的数，不需要左规，阶码仍为00110。
（4） 舍入处理 尾数为负数，且是双倍字长的乘积，按舍入规则，尾数低位部分的前4位为1001，应作“入”，故尾数为1.0011010。 最终相乘结果为 [x ×y]浮= 00 110, 1.0011010;其真值为 x ×y= 2-2
×(-0.1100110) 17. 已知x ＝0.10011101, y ＝0.1110，用不恢复余数除法求x ／y ＝？ 解： [-y]补=1.0010
被除数 0.10011101 减y 1.0010
-------------------------------------------------------------------
余数为负 1.10111101 < 0 => Q 0 = 0
左移 1.0111101
加y 0.1110
---------------------------------------------------------------------
余数为正 0.0101101 >0 => Q 1 = 1 左移 0.101101 减y 1.0010
-------------------------------------------------------------------------
余数为负 1.110101 <0 => Q 2 = 0
左移 1.10101 加y 0.1110
-------------------------------------------------------------------------
余数为正 0.10001 >0 => Q 3 = 1
左移 1.0001
减y 1.0010
-------------------------------------------------------------------------
余数为正 0.0011 >0 => Q 4 = 1 故得 商 Q = Q 0.Q 1Q 2Q 3Q 4 = 0.1011
余数 R = 0.00000011
18．已知：x= 0.1011，y = - 0.0101，求：[ 2
1x]补，[
4
1 x]补，[ - x ]补，[
2
1y]补，[
4
1y]补，[ -
y ]补 。
第三章
一. 选择题
1. 某计算机的字长16位,它的存储容量是64KB,若按字编址,那么它的寻址范围是______。
A. 0～64K
B. 0～32K
C. 0～64KB
D. 0～32KB
2. EPROM 是指______。
A. 读写存储器
B. 只读存储器
C. 可编程的只读存储器
D. 光擦除可编程的只读存储器 3. 在主存和CPU 之间增加cache 存储器的目的是______。
A. 增加内存容量
B. 提高内存可靠性
C. 解决CPU 和主存之间的速度匹配问题
D. 增加内存容量，同时加快存取速度 4. 某单片机的系统程序，不允许用户在执行时改变，则可以选用______作为存储芯片。 A. SRAM B. 闪速存储器 C. cache D.辅助存储器
5.某寄存器芯片的存储容量为8K×1位，则它的地址线和数据线引脚相加的和为____。
A.11
B.12
C.13
D.14 6. 存储单元是指______。
A ．存放一个机器字的所有存储元
B ．存放一个二进制信息位的存储元
C ．存放一个字节的所有存储元的集合
D ．存放两个字节的所有存储元的集合 7. 机器字长32位，其存储容量为4MB ，若按字编址，它的寻址范围是______。
A ．0 - 1M
B ．0 - 1MB
C ．0 - 4M
D ．0 - 4MB
8. 某一SRAM 芯片，其容量为512×8位，除电源端和接地端外，该芯片引出线的最小数目应为______。
A. 23
B. 25
C. 50
D. 19
9. EPROM 是指______。
A ．读写存储器
B ．只读存储器
C ．可编程的只读存储起器
D ．光擦除可编程的只读存储器
10. 双端口存储器所以能高速进行读写，是因为采用______。
A ．高速芯片
B ．两套相互独立的读写电路
C ．流水技术
D ．新型器件 11. 某SRAM 芯片，存储容量为64K ×16位，该芯片的地址线和数据线数目为______。
A. 64，16
B. 16，64
C. 64，8
D. 16，16 。 12. 交叉存贮器实质上是一种______存贮器，它能_____执行______独立的读写操作。 A 模块式，并行，多个 B 模块式串行，多个
C 整体式，并行，一个
D 整体式，串行，多个 13. 存储器是计算机系统中的记忆设备,它主要用来______。
A. 存放数据
B. 存放程序
C. 存放数据和程序
D. 存放微程序 14．计算机系统中的存贮器系统是指______。
A. RAM 存贮器
B. ROM 存贮器
C. 主存贮器
D. 主存贮器和外存贮器 15. 相联存贮器是按______进行寻址的存贮器。
A. 地址方式
B. 堆栈方式
C. 内容指定方式
D. 地址方式与堆栈方式
16. 双端口存储器在______情况下会发生读/写冲突。
A. 左端口与右端口的地址码不同
B. 左端口与右端口的地址码相同
C. 左端口与右端口的数据码不同
D. 左端口与右端口的数据码相同
二. 填空题
1. 闪速存储器特别适合于A.______微型计算机系统，被誉为B.______而成为代替磁盘的一
种理想工具。
2. 主存储器的性能指标主要是A.______、B.______、存储周期和存储器带宽。
3. 主存储器容量通常以KB表示，其中K=A.______;硬盘容量通常以GB表示，其中
G=B.______K。
4．由于存储器芯片的容量有限，所以往往需要在A.______和B.______两方面进行扩充才能满足实际需求。
5．存储器和CPU连接时，要完成A.______的连接；B.______的连接和C.______的连接，方能正常工作。
6．CPU能直接访问A.______和B.______,但不能直接访问磁盘和光盘。
7. 双端口存储器和多模块交叉存储器属于A.______存储器结构。前者采用B.______技术，
后者采用C.______技术。
8. 闪速存储器能提供高性能、低功耗、高可靠性以及A.______能力，因此可作为B.______
用于便携式电脑中。
9. 当今的CPU芯片除了包括定点运算器和控制器外，还包括A.______、B.______、运算器
和C.______管理等部件。
10. 奔腾CPU中L2级cache的内容是A.______的子集，而B.______内容又是L2级cache
的子集。
11．广泛使用的A. ______和B. ______都是半导体随机读写存储器。前者的速度比后者快，但C. ______不如后者高。
12．对存储器的要求是A. ______，B. ______，C. ______。为了解决这三方面的矛盾计算机采用多级存储体系结构。
13．Cache是一种A. ______存储器，是为了解决CPU和主存之间B. ______不匹配而采用的一项重要硬件技术。现发展为多级cache体系，C. ______分设体系。
14．主存与cache的地址映射有A. ______、B. ______、C. ______三种方式。其中组相联方式适度地兼顾了前二者的优点，又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想。
1. A.便携式 B.固态盘
3. A.1024 B.1024×1024（或220）
5.A.地址线 B.数据线 C.控制线
7. A.并行 B.空间并行 C. 时间并行
9. A.cache B.浮点 C.存储
11．A.SRAM B.DRAM C.集程度
13．A.高速缓冲 B.速度 C.指令cache与数据cache
三. 简答题
1.请说明SRAM的组成结构，与SRAM相比，DRAM在电路组成上有什么不同之处？
答：SRAM存储器由存储体、读写电路、地址译码电路、控制电路组成，DRAM还需要有动态刷新电路。
2.什么是存储保护？通常采用什么方法？
3. 什么是闪速存储器？它有哪些特点？
答：闪速存储器是高密度、非易失性的读/写半导体存储器。从原理上看，它属于ROM型存储器，但是它又可随机改写信息；从功能上看，它又相当于RAM，所以传统ROM与RAM 的定义和划分已失去意义。因而它是一种全新的存储器技术。
闪速存储器的特点：（1）固有的非易失性，（2）廉价的高密度，（3）可直接执行，（4）固态性能。
4．提高存储器速度可采用哪些措施，请说出至少五种措施。
四. 应用题
1. 用16k×8位的SRAM芯片构成64K×16位的存储器，要求画出该存储器的组成逻辑框图。
解: 存储器容量为64K×16位，其地址线为16位（A
15—A
），数据线也是16位（D
15
—D
）
SRAM芯片容量为16K×8位，其地址线为14位，数据线为8位，因此组成存储器时须字位同时扩展。字扩展采用2 ：4译码器，以16K为一个模块，共4个模块。位扩展采用两片串接。
图B3.1
2．现有一64K×2位的存储器芯片，欲设计具有同样存储容量的芯片，应如何安排地址线和数据线引脚的数目，使两者之和最小。并说明有几种解答。
解: 设地址线x根，数据线y根，则
2x·y=64K×2
若 y=1 x=17
y=2 x=16 y=4 x=15 y=8 x=14
因此，当数据线为1或2时，引脚之和为18 共有2种解答
3． 已知某8位机的主存采用半导体存储器，地址码为18位，采用4K×4位的SRAM 芯片组
成该机所允许的最大主存空间，并选用模块条形式，问：
(1)若每个模块条为32K×8位，共需几个模块条？ (1) 每个模块条内有多少片RAM 芯片?
(2) 主存共需多少RAM 芯片？CPU 需使用几根地址线来选择各模块？使用何种译码器？ 解: (218
×8）/（32k×8）=8，故需8个模块
(32k×8）/（4k×4）=16，故需16片芯片 共需8×16=128片芯片
为了选择各模块，需使用3:8译码器 即3根地址线选择模条。
4． 设有一个具有20位地址和32位字长的存储器，问：
(1)该存储器能存储多少个字节的信息？
(2)如果存储器由512k ×8位的SRAM 芯片组成，需多少片？
(3)需多少位地址作芯片选择？
5．某机字长32位，常规设计的存储空间≤32M ，若将存储空间扩至256M ，请提出一种可
能方案。
解：可采用多体交叉存取方案，即将主存分成8个相互独立、容量相同的模块M 0，M 1，M 2，…
M 7，每个模块32M ×32位。它各自具备一套地址寄存器、数据缓冲寄存器，各自以同等的方式与CPU 传递信息，其组成结构如图B3.2：
图B3.2
CPU 访问8个存贮模块，可采用两种方式：一种是在一个存取周期内，同时访问8个存贮模块，由存贮器控制它们分时使用总线进行信息传递。另一种方式是：在存取周期内分时访问每个体，即经过1 / 8存取周期就访问一个模块。这样，对每个模块而言，从CPU 给出访存操作命令直到读出信息，仍然是一个存取周期时间。而对CPU 来说，它可以在一个存取周期内连续访问8个存贮体，各体的读写过程将重叠进行。
6. 存储器容量为32字，字长64位，模块数m = 8，用交叉方式进行组织。存储周期T = 200ns,
数据总线宽度为64位，总线传输周期τ = 50ns。问该存储器的带宽是多少？
7．已知cache 命中率 H=0.98，主存比cache 慢四倍，主存存取周期为200ns，求cache/主存的效率和平均访问时间。
解： R=Tm/Tc=4；Tc=Tm/4=50ns
E=1/[R+（1-R）H]=1/[4+（1-4）×0.98]=0.94
Ta=Tc/E=Tc×[4-3×0.98]= 50×1.06=53ns。
8．CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数为200次，已知cache存取周期为50ns,主存为250ns,求cache/ 主存系统的效率和平均访问时
间。
9．图B3.3所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和B组跨接端之间分别进行接线。74LS139是2:4译码器，使能端G接地表示译码器处于正常译码状态。
要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。
图B3.3
解：根据图B3.3中已知，ROM
1的空间地址为0000H——3FFFH，ROM
2
的地址空
间地址为4000H——7FFFH，RAM
1的地址空间为C000H——DFFFH，RAM
2
的地址空间为E000H
——FFFFH。
对应上述空间，地址码最高4位A
15——A
12
状态如下：
0000——0011 ROM
1 0100——0111 ROM
2 1100——1101 RAM
1 1110——1111 RAM
2
E000H
2:4译码器对A
15A
14
两位进行译码，产生四路输出，其中：y
= 00 对应ROM
1
，y
1
= 01
对应ROM
2 ，y
3
= 11 对应 RAM
1
和RAM
2
。然后用A
13
区分是RAM
1
（A
13
= 0）还是RAM
2
（A
13
= 1），此处采用部分译码。
由此，两组端子的连接方法如下：
1——5， 2——6， 3——7， 8——12， 11——14， 9———13
10．用16K ×1位的DRAM芯片构成64K × 8位的存贮器。要求：
（1）画出该存储器组成的逻辑框图（要有分析过程）。
（2）设存贮器读/写周期均为0.5μs，CPU在1μs内至少要访存一次。试问采用哪种刷新方式比较合理？
第四章
一、选择题
1. 程序控制类指令的功能______。
A. 进行算术运算和逻辑运算
B. 进行主存和CPU之间的数据传送
C. 进行CPU和I/O设备之间的数据传送
D. 改变程序执行的顺序
2. 以下四种类型指令中，执行时间最长的是______。
A. RR型
B. RS型
C. SS型
D.程序控制指令
3. 设变址寄存器为X，形式地址为D，（X）表示寄存器X的内容，这种寻址方式的有效地址
为______。
A. EA=(X)+D
B. EA=(X)+(D)
C.EA=((X)+D)
D. EA=((X)+(D))
4. 在指令的地址字段中，直接指出操作数本身的寻址方式，称为______。
A. 隐含寻址
B. 立即寻址
C. 寄存器寻址
D. 直接寻址
5. 在寄存器间接寻址方式中，操作数处在______。
A.通用寄存器
B.程序计数器
C.堆栈
D.主存单元
8. 描述汇编语言特性的概念中，有错误的句子是______。
A. 对程序员的训练要求来说，需要硬件知识
B. 汇编语言对机器的依赖性高
C. 用汇编语言编制程序的难度比高级语言小
D. 汇编语言编写的程序执行速度比高级语言快
8. 以下四种类型指令中，执行时间最长的是______。
A. RR型指令
B. RS型指令
C. SS型指令
D. 程序控制指令
9. 信息只用一条传输线，且采用脉冲传送的方式称为______。
A.串行传送
B.并行传送
C.并串型传送
D.分时传送
10. 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个数常
需采用______。
A．堆栈寻址方式 B．立即寻址方式 C．隐含寻址方式 D．间接寻址方式11. 算术右移指令执行的操作是______。
A．符号位填0，并顺次右移1位，最低位移至进位标志位
B．符号位不变，并顺次右移1位，最低位移至进位标志位
C．进位标志位移至符号位，顺次右移1位，最低位移至进位标志位
D．符号位填1，并顺次右移1位，最低位移至进位标志位
12. 变址寻址方式中，操作数的有效地址等于______。
A．基值寄存器内容加上形式地址（位移量）
B．堆栈指示器内容加上形式地址（位移量）
C．变址寄存器内容加上形式地址（位移量）
D．程序记数器内容加上形式地址（位移量）
13. 用某个寄存器中操作数的寻址方式称为______寻址。
A 直接
B 间接
C 寄存器直接
D 寄存器间接
14. 堆栈寻址方式中，设A为累加器，SP为堆栈指示器，M
SP
为SP指示的栈顶单元。如果进
栈操作的动作顺序是（A）→M
SP
，(SP)-1→SP。那么出栈操作的动作顺序应为______。
A. (M
SP )→A，(SP)+1→SP B.(SP)+1→SP，(M
SP
)→A
C. (SP-1)→SP，(M
SP )→A D.(M
SP
)→A，（SP）-1→SP
15．程序控制类指令的功能是______。
A．进行算术运算和逻辑运算
B．进行主存与CPU之间的数据传送
C．进行CPU和I / O设备之间的数据传送
D．改变程序执行顺序
二、填空题
1. 条件转移、无条件转移、转子程序、返主程序、中断返回指令都属于A.______类指令，
这类指令在指令格式中所表示的地址不是B.______的地址，而是C.______的地址。
2. 从操作数的物理位置来说，可将指令归结为三种类型：存储器-存储器型，A.______，
B.______。
3. RISC的中文含义是A.______,CISC的中文含义是B.______和C.______。
4．指令寻址的基本方式有两种，A.______方式和B.______方式。
5．指令格式是指令用A.______表示的结构形式,通常格式中由操作码字段和B.______字段组成。
6. 堆栈是一种特殊的数据寻址方式，它采用A.______原理。按结构不同，分为B.______
堆栈和C.______堆栈。
7．形成指令地址的方式，称为A.______方式，有B. ______寻址和C. ______寻址。8．寻址方式按操作数的A.______位置不同，多使用B.______和C.______型,前者比后者执行速度快。
1. A.程序控制类 B.操作数 C.下一条指令
3. A.精简指令系统计算机 B.复杂指令系统计算机
5. A.二进制代码 B.地址码
7．A.指令寻址 B.顺序 C.跳跃
三. 简答题
1.在寄存器—寄存器型，寄存器—存储器型和存储器—存储器型三类指令中，哪类指令的
执行时间最长？哪类指令的执行时间最短？为什么？
答：寄存器-寄存器型执行速度最快,存储器-存储器型执行速度最慢。因为前者操作数在寄存器中，后者操作数在存储器中，而访问一次存储器所需的时间一般比访问一次寄存器所需时间长。
四. 应用题
1. 若机器字长36位，采用三地址格式访存指令，共完成54种操作，操作数可在1K地址范围内寻找，画出该机器的指令格式。
解：操作码需用6位，操作数地址码需用10位。格式如下
6 10 10 10
OP:操作码6位
D
1
：第一操作数地址，10位
D
2
：第二操作数地址，10位
D
3
：第三操作数地址，10位
2．指令格式如下所示，其中OP为操作码，试分析指令格式特点：
15 10 7 4 3 0
3．某机指令格式如图所示：
图中X为寻址特征位，且X=0时，不变址；X=1时，用变址寄存器X
1
进行变址；X=2时，
用变址寄存器X
2进行变址；X=3时，相对寻址。设（PC）=1234H，（X
1
）=0037H,
(X
2
)=1122H，请确定下列指令的有效地址（均用十六进制表示，H表示十六进制）
(1)4420H (2)2244H (3)1322H (4)3521H (5)6723H
解：（1）0020H （2）1166H （3）1256H （4）0058H （5）1257H
4. 指令格式如下所是，其中OP为操作码字段，试分析指令格式特点。
15 10 7 4 3 0
5．某计算机字长16位，主存容量为64K字，采用单字长单地址指令，共有64条指令，试采用四种寻址方式（立即、直接、基值、相对）设计指令格式。
解：64条指令需占用操作码字段（OP）6位，这样指令余下长度为10位。为了覆盖主存64K 字的地址空间，设寻址模式（X）2位，形式地址（D）8位，其指令格式如下：
15 10 9 8 7 0
寻址模式定义如下：
X= 0 0 直接寻址有效地址 E=D（256单元）
X= 0 1 间接寻址有效地址 E= (D）（64K）
X= 1 0 变址寻址有效地址 E= (R)＋D （64K）
X= 1 1 相对寻址有效地址 E=（PC）＋D （64K）
其中R为变址寄存器（16位），PC为程序计数器（16位），在变址和相对寻址时，位移量D 可正可负。
6. 指令格式结构如下所示，试分析指令格式特点。
15 12 11 9 8 6 5 3 2 0
指令，8个通用寄存器，设计计算机指令格式，要求对内存有直接、立即数、相对、基值、间接、变址六种寻址方式。
解：由已知条件，机器字长16位，主存容量128KB/2 = 64K 字，因此MAR = 16位，共128
条指令，故OP 字段占7位。采用单字长和双字长两种指令格式，其中单字长指令用于
算术逻辑和I/O 类指令，双字长用于访问主存的指令。
15 9 8 6 5 3 2 0
X = 000 直接寻址 E = D （64K ） X = 001 立即数 D = 操作数
X = 010 相对寻址 E = PC + D PC = 16位 X = 011 基值寻址 E = R b + D ，R b =16 位 X = 100 间接寻址 E = （D ）
X = 101 变址寻址 E = R X + D ，R X = 16位
第五章
一、选择题
1. CPU 主要包括______。
A.控制器
B.控制器、 运算器、cache
C.运算器和主存
D.控制器、ALU 和主存 2. 在CPU 中，跟踪后继指令地指的寄存器是______。
A.指令寄存器
B.程序计数器
C.地址寄存器
D.状态条件寄存器 3. Intel80486是32是______位微处理器。
Ａ．16 Ｂ．32 Ｃ．48 Ｄ．64 4. 在CPU 中当前正在执行的指令的寄存器是______。
A.主存地址寄存器
B.程序计数器
C.指令寄存器
D.状态条件寄存器 5. 下面描述RISC 机器基本概念中，正确的表述是______
A.RISC 机器不一定是流水CPU
B.RISC 机器一定是流水CPU
C.RISC 机器有复杂的指令系统
D.其CPU 配备很少的通用寄存器 6. 指令周期是指______。
A ．CPU 从主存取出一条指令的时间
B ．CPU 执行一条指令的时间
C ．CPU 从主存取出一条指令加上执行这条指令的时间
D ．时钟周期时间 7. 同步控制是______。
A．只适用于CPU控制的方式 B．只适用于外围设备控制的方式
C．由统一时序信号控制的方式 D．所有指令控制时间都相同的方式
8. 微程序控制器中，机器指令与微指令的关系是______。
A．每一条机器指令由一般微指令编成的微程序来解释执行
B．每一条机器指令由一条微指令来执行
C．一段机器指令组成的程序可由一条微指令来执行
D．一条微指令由若干条机器指令组成
9. 在下述指令中，______指令包含的CPU周期数最多。
A. CLA
B. ADD 30
C. STA 1 31
D. JMP 21
10. 以下叙述中正确描述的句子是：______。
A．同一个CPU周期中，可以并行执行的微操作叫相容性微操作
B．同一个CPU周期中，不可以并行执行的微操作叫相容性微操作
C．同一个CPU周期中，可以并行执行的微操作叫相斥性微操作
D．同一个CPU周期中，可以串行执行的微操作叫相斥性微操作
11. 流水CPU 是由一系列叫做“段”的处理线路所组成，和具有m个并行部件的CPU相比，
一个 m段流水CPU______。
A．具备同等水平的吞吐能力B．不具备同等水平的吞吐能力
C．吞吐能力大于前者的吞吐能力D．吞吐能力小于前者的吞吐能力
12．为确定下一条微指令的地址，通常采用断定方式，其基本思想是______。
A、用程序计数器PC来产生后继微指令地址
B、用微程序计数器μPC来产生后继微指令地址
C、通过微指令顺序控制字段由设计者指定或由设计者指定的判别字段控制产生后继微
指令地址
D、通过指令中指定一个专门字段来控制产生后继微指令地址
二、填空题
1．操作控制器的功能是根据指令操作码和A.______，产生各种操作控制信号，从而完成
B.______和执行指令的控制。
2．RISC机器一定是A._______CPU,但后者不一定是RISC机器,奔腾机属于B.______机器。
3. 多媒体CPU是带有A.______技术的处理器。它是一种B.______技术，特别适合于图像数
据处理。
4．微程序设计技术是利用A.______方法设计B.______的一门技术。具有规整性、可维护性、C .______等一系列优点。
5．一个较完善的指令系统应包含A. ______类指令，B. ______类指令，C. ______类指令，程序控制类指令，I/O类指令，字符串类指令，系统控制类指令。
6．硬布线器的设计方法是：先画出A. ______流程图，再利用B. ______写出综合逻辑表达式，然后用C. ______等器件实现。
7．CPU从A. ______取出一条指令并执行这条指令的时间和称为B. ______。由于各种指令的操作功能不同，各种指令的指令周期是C. ______。
8．指令系统是表征一台计算机性能的重要因素，它的A. ______和B. ______不仅影响到机器的硬件结构，而且也影响到C. ______。
9．当今的CPU 芯片除了包括定点运算器和控制器外，还包括A. ______，B. ______ 运算器和C. ______管理等部件。
10．RISC指令系统的最大特点是：A. ______、B. ______、C. ______种类少。只有取数 /
存数指令访问存储器。
11．并行处理技术已成为计算计技术发展的主流。它可贯穿于信息加工的各个步骤和阶段。
概括起来，主要有三种形式A. ______并行；B. ______并行；C. ______并行。
12．流水CPU是以A. ______并行性为原理构造的处理器，是一种非常B. ______的并行技术。目前的C. ______微处理器几乎无一例外的使用了流水技术。
13．硬布线控制器的基本思想是:某一微操作控制信号是A.______译码输出,B.______信号和状态条件信号的逻辑函数。
1. A.时序信号 B.取指令。
3. A.MMX B.多媒体扩展结构。
5．A.数据传送 B.算术运算 C.逻辑运算。
7．A.存储器 B.指令周期 C.不相同的。
9．A. Cache B. 浮点 C. 存储
11．A.时间 B.空间 C.时间 + 空间并行
三、简答题
1. 请说明指令周期、机器周期、时钟周期之间的关系。
答：指令周期是指取出并执行一条指令的时间，指令周期常常用若干个CPU周期数来表示，CPU周期也称为机器周期，而一个CPU周期又包含若干个时钟周期（也称为节拍脉冲或T周期）。
2. 指令和数据均存放在内存中，计算机如何从时间和空间上区分它们是指令还是数据。
3.简述CPU的主要功能。
答：CPU主要有以下四方面的功能：
（1）指令控制程序的顺序控制，称为指令控制。
（2）操作控制 CPU管理并产生由内存取出的每条指令的操作信号，把各种操作信号送往相应部件，从而控制这些部件按指令的要求进行动作。
（3）时间控制对各种操作实施时间上的控制，称为时间控制。
（4）数据加工对数据进行算术运算和逻辑运算处理，完成数据的加工处理。
4．什么是RISC？RISC指令系统的特点是什么？
5. 什么是CISC？CISC指令系统的特点是什么？
答：CISC是复杂指令系统计算机的英文缩写。其特点是：
（1）指令系统复杂庞大，指令数目一般多达2、3百条。
（2）寻址方式多
（3）指令格式多
（4）指令字长不固定
（5）可访存指令不加限制
（6）各种指令使用频率相差很大
（7）各种指令执行时间相差很大
（8）大多数采用微程序控制器
四. 应用题
1. CPU结构如图所示，其中一个累加寄存器AC，一个状态条件寄存器和其它四个寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
(1) 标明图中四个寄存器的名称。
(2) 简述指令从主存取到控制器的数据通路。
(3) 数据在运算器和主存之间进行存/取访问的数据通路。
图B5.1
答：（1）a 为数据缓冲寄存器DR ，b 为指令寄存器IR ，c 为主存地址寄存器，
d 为程序计数器PC
（2）主存 → 缓冲寄存器DR → 指令寄存器IR → 操作控制器
（3）存储器读：M → DR → ALU → AC ； 存储器写：AC → DR → M
2．图B5.2所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。已知指令存
贮器IM 最大容量为16384字（字长18位），数据存贮器DM 最大容量是65536字（字长16位）。各寄存器均有“打入”（R in ）和“送出”（R out ）控制命令，但图中未标出。
图B5.2
设处理机格式为： 17 10 9 0
10i ）→AC 1，其中（（R i ）+ X ）部分通过寻址方式指向数据存贮器，现取R i 为R 1。试画出ADD 指令从取指令开
第5章习题参考答案 1．请在括号内填入适当答案。在CPU中： (1)保存当前正在执行的指令的寄存器是（IR ）； (2)保存当前正在执行的指令地址的寄存器是（AR ） (3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。 2．参见图5.15的数据通路。画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。标出各微操作信号序列。 解： STO R1, (R2)的指令流程图及微操作信号序列如下：
STO R1, (R2) R/W=R DR O, G, IR i R2O, G, AR i R1O, G, DR i R/W=W 3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。 解： LAD R3, (R0)的指令流程图及为操作信号序列如下：
PC O , G, AR i R/W=R DR O , G, IR i R 3O , G, AR i DR O , G, R 0i R/W=R LAD (R3), R0 4．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。 解：
5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。 解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令 211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：
计算机组成原理 一、8 位算术逻辑运算 8 位算术逻辑运算实验目的 1、掌握简单运算器的数据传送通路组成原理。 2、验证算术逻辑运算功能发生器74LS181的组合功能。 8 位算术逻辑运算实验内容 1、实验原理 实验中所用的运算器数据通路如图3－1所示。其中运算器由两片74LS181以并/串形成8位字长的ALU构成。运算器的输出经过一个三态门74LS245(U33)到ALUO1插座，实验时用8芯排线和内部数据总线BUSD0～D7插座BUS1～6中的任一个相连，内部数据总线通过LZD0～LZD7显示灯显示；运算器的两个数据输入端分别由二个锁存器74LS273（U29、U30）锁存，两个锁存器的输入并联后连至插座ALUBUS，实验时通过8芯排线连至外部数据总线EXD0～D7插座EXJ1～EXJ3中的任一个；参与运算的数据来自于8位数据开并KD0～KD7，并经过一三态门74LS245（U51）直接连至外部数据总线EXD0～EXD7，通过数据开关输入的数据由LD0～LD7显示。 图中算术逻辑运算功能发生器74LS181（U31、U32）的功能控制信号S3、S2、S1、S0、CN、M并行相连后连至SJ2插座，实验时通过6芯排线连至6位功能开关插座UJ2，以手动方式用二进制开关S3、S2、S1、S0、CN、M来模拟74LS181（U31、U32）的功能控制信号S3、S2、S1、S0、CN、M；其它电平控制信号LDDR1、LDDR2、ALUB`、SWB`以手动方式用二进制开关LDDR1、LDDR2、ALUB、SWB来模拟，这几个信号有自动和手动两种方式产生，通过跳线器切换，其中ALUB`、SWB`为低电平有效，LDDR1、LDDR2为高电平有效。 另有信号T4为脉冲信号，在手动方式下进行实验时，只需将跳线器J23上T4与手动脉冲发生开关的输出端SD相连，按动手动脉冲开关，即可获得实验所需的单脉冲。 2、实验接线 本实验用到4个主要模块：⑴低8位运算器模块，⑵数据输入并显示模块，⑶数据总线显示模块，⑷功能开关模块（借用微地址输入模块）。
第五章指令系统测试 1、以下四种类型指令中，执行时间最长的是（）(单选) A、RR型指令 B、RS型指令 C、SS型指令 D、程序控制类指令 2、程序控制类指令的功能是（）（单选） A、进行算术运算和逻辑运算 B、进行主存与CPU之间的数据传送 C、进行CPU和I/O设备之间的数据传送 D、改变程序执行的顺序 3、单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用的寻址方式是( ）（单选） A、立即数寻址 B、寄存器寻址 C、隐含寻址 D、直接寻址 4、下列属于指令系统中采用不同寻址方式的目的主要是（）（单选） A、为了实现软件的兼容和移植 B、缩短指令长度，扩大寻址空间，提高编程灵活性 C、为程序设计者提供更多、更灵活、更强大的指令 D、丰富指令功能并降低指令译码难度 5、寄存器间接寻址方式中，操作数存放在（）中（单选） A、通用寄存器 B、主存 C、数据缓冲寄存器MDR D、指令寄存器 6、指令采用跳跃寻址方式的主要作用是（) (单选) A、访问更大主存空间 B、实现程序的有条件、无条件转移 C、实现程序浮动 D、实现程序调用 7、下列寻址方式中，有利于缩短指令地址码长度的是（）（单选） A、寄存器寻址 B、隐含寻址 C、直接寻址
D、间接寻址 8、假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H．则该操作数的有效地址为( ) (单选) A、1200H B、12FCH C、3888H D、88F9H 9、假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H．则该操作数为( ) (单选) A、1200H B、12FCH C、3888H D、88F9H 10、某计算机按字节编址，采用大端方式存储信息。其中，某指令的一个操作数的机器数为ABCD 00FFH，该操作数采用基址寻址方式，指令中形式地址（用补码表示）为FF00H，当前基址寄存器的内容为C000 0000H，则该操作数的LSB(即该操作数的最低位FFH)存放的地址是( ) (单选) A、C000 FF00H B、C000 FF03H C、BFFF FF00H D、BFFF FF03H 11、假定指令地址码给出的是操作数所在的寄存器的编号，则该操作数采用的寻址方式是( )(单选) A、直接寻址 B、间接寻址 C、寄存器寻址 D、寄存器间接寻址 12、相对寻址方式中，操作数有效地址通过( )与指令地址字段给出的偏移量相加得到(单选) A、基址寄存器的值 B、变址寄存器的值 C、程序计数器的值 D、段寄存器的值 13、下列关于二地址指令的叙述中，正确的是( ) (单选) A、运算结果通常存放在其中一个地址码所指向的位置 B、地址码字段一定是操作数 C、地址码字段一定是存放操作数的寄存器编号
实验一基础汇编语言程序设计 一、实验目的： 1、学习和了解TEC-XP16教学实验系统监控命令的用法。 2、学习和了解TEC-XP16教学实验系统的指令系统。 3、学习简单的TEC-XP16教学实验系统汇编程序设计。 二、预习要求： 1、学习TEC-XP16机监控命令的用法。 2、学习TEC-XP16机的指令系统、汇编程序设计及监控程序中子程序调用。 3、学习TEC-XP16机的使用，包括开关、指示灯、按键等。 4、了解实验内容、实验步骤和要求。 三、实验步骤： 在教学计算机硬件系统上建立与调试汇编程序有几种操作办法。 第一种办法，是使用监控程序的A命令，逐行输入并直接汇编单条的汇编语句，之后使用G命令运行这个程序。缺点是不支持汇编伪指令，修改已有程序源代码相对麻烦一些，适用于建立与运行短小的汇编程序。 第二种办法，是使用增强型的监控程序中的W命令建立完整的汇编程序，然后用M命令对建立起来的汇编程序执行汇编操作，接下来用G命令运行这个程序。适用于比较短小的程序。此时可以支持汇编伪指令，修改已经在内存中的汇编程序源代码的操作更方便一些。 第三种办法，是使用交叉汇编程序ASEC，首先在PC机上，用PC机的编辑程序建立完整的汇编程序，然后用ASEC对建立起来的汇编程序执行汇编操作，接下来把汇编操作产生的二进制的机器指令代码文件内容传送到教学机的内存中，就可以运行这个程序了。适用于规模任意大小的程序。
在这里我们只采用第一种方法。 在TEC-XP16机终端上调试汇编程序要经过以下几步： 1、使教学计算机处于正常运行状态（具体步骤见附录联机通讯指南）。 2、使用监控命令输入程序并调试。 ⑴用监控命令A输入汇编程序 >A 或>A 主存地址 如：在命令行提示符状态下输入： A 2000↙；表示该程序从2000H（内存RAM区的起始地址）地址开始 屏幕将显示： 2000： 输入如下形式的程序： 2000: MVRD R0，AAAA ；MVRD 与R0 之间有且只有一个空格，其他指令相同 2002: MVRD R1，5555 2004: ADD R0，R1 2005: AND R0，R1 2006: RET ；程序的最后一个语句，必须为RET 指令 2007:（直接敲回车键，结束A 命令输入程序的操作过程） 若输入有误，系统会给出提示并显示出错地址，用户只需在该地址重新输入正确的指令即可。 ⑵用监控命令U调出输入过的程序并显示在屏幕上 >U 或>U 主存地址
河南农业大学 计算机组成原理实验报告 题目简单机模型实验 学院信息与管理科学学院 专业班级计算机科学与技术2010级1班 学生姓名张子坡（1010101029） 指导教师郭玉峰 撰写日期：二○一二年六月五日
一、实验目的： 1.在掌握各部件的功能基础上，组成一个简单的计算机系统模型机； 2．了解微程序控制器是如何控制模型机运行的，掌握整机动态工作过程； 3定义五条机器指令，编写相应微程序并具体上机调试。 二、实验要求： 1.复习计算机组成的基本原理； 2.预习本实验的相关知识和内容 三、实验设备： EL-JY-II型计算机组成原理试验系统一套，排线若干。 四、模型机结构及工作原理： 模型机结构框图见实验书56页图6-1. 输出设备由底板上上的四个LED数码管及其译码、驱动电路构成，当D-G和W/R均为低电平时将数据结构的数据送入数据管显示注：本系统的数据总线为16位，指令、地址和程序计数器均为8位。当数据总线上的数据打入指令寄存器、地址寄存器和程序寄存器时，只有低8位有效。 在本实验我们学习读、写机器指令和运行机器指令的完整过程。在机器指令的执行过程中，CPU从内存中取出一条机器指令到执行结束为一个指令周期，指令由微指令组成的序列来完成，一条机器指令对应一段微程序。另外，读、写机器指令分别由相应的微程序段来完成。
为了向RAM中装入程序和数据，检查写入是否正确，并能启动程序执行，必须设计三个控制操作微程序。 存储器读操作（MRD）：拨动清零开关CLR对地址、指令寄存器清零后，指令译码器输入CA1、CA2为“00”时，按“单步”键，可对RAM连续读操作。 存储器写操作（MWE）：拨动清零开关CLR对地址、指令寄存器清零后，指令译码器输入CA1、CA2为“10”时，按“单步”键，可对RAM连续写操作。 启动程序（RUN）：拨动开关CLR对地址、指令寄存器清零后，指令译码器输入CA1、CA2为“11”时，按“单步”键，即可转入第01号“取指”微指令，启动程序运行。 注：CA1、CA2由控制总线的E4、E5给出。键盘操作方式有监控程序直接对E4、E5赋值，无需接线。开关方式时可将E4、E5接至控制开关CA1、CA2，由开关控制。 五、实验内容、分析及参考代码： 生成的下一条微地址 UA5 UA0 MS5 MS0 微地址
图16 启停单元布局图 序电路由1片74LS157、2片74LS00、4个LED PLS2、PLS3、PLS4）组成。当LED发光时 图17
图17 时序单元布局图 （二）启停、脉冲单元的原理 1．启停原理：（如图18） 启停电路由1片7474组成，当按下RUN按钮，信号输出RUN=1、STOP=0，表示当前实验机为运行状态。当按下STOP 按钮，信号RUN=0、STOP=1，表示当前实验机为停止状态。当 系统处于停机状态时，微地址、进位寄存器都被清零，并且可 通过监控单元来读写内存和微程序。在停止状态下，当HALT 时有一个高电平，同时HCK有一个上升沿，此时高电平被打入 寄存器中，信号输出RUN=1、STOP=0，使实验机处于运行状态。
图18 启停单元原理图 2．时序电路： 时序电路由监控单元来控制时序输出（PLS1、PLS2、PLS3、PLS4）。实验所用的时序电路（如图19）可产生4个等间隔的时序信号PLS1、PLS2、PLS3、PLS4。为了便于监控程序流程，由监控单元输出PO信号和SIGN脉冲来实现STEP（微单步）、GO （全速）和HALT（暂停）。当实验机处于运行状态，并且是微单步执行，PLS1、PLS2、PLS3、PLS4分别发出一个脉冲，全速执行时PLS1、PLS2、PLS3、PLS4脉冲将周而复始的发送出去。在时序单元中也提供了4个按钮，实验者可手动给出4个独立的脉冲，以便实验者单拍调试模型机。
图19 时序电路图 实验步骤 1．交替按下“运行”和“暂停”，观察运行灯的变化（运行：RUN 亮；暂停：RUN灭）。 2．把HALT信号接入二进制拨动开关，HCK接入脉冲单元的PLS1。按下表接线 接入开关位号 信号定 义 HCK PLS1孔 HALT H13孔 3．按启停单元中的停止按钮，置实验机为停机状态，HALT=1。 4．按脉冲单元中的PLS1脉冲按键，在HCK上产生一个上升
上海大学计算机学院 《计算机组成原理实验》报告一 姓名：学号：教师： 时间：机位：报告成绩： 实验名称:指令系统实验 一、实验目的：1. 读出系统已有的指令，并理解其含义。 2. 设计并实现一条新指令。 二、实验原理：利用CP226实验仪（用74HC754即8D型上升沿触发器）上的K16…K23 开关为数据总线DBUS设置数据，其他开关作为控制信号，一条指令执行完 毕PC会自动加1，系统顺序执行下一条指令，但系统要进入一个新的指令序 列时，如跳转、转子程序等，必须给PC打入新的起始值——新指令序列的 入口地址。实验箱实现把数据总线的值(目标地址)打入PC的操作，以更新 PC值。 三、实验内容：1. 考察机器指令64的各微指令信号，验证该指令的功能。(假设R0=77H, A=11H, 77地址单元存放56H数据,64指令的下一条指令为E8) 2. 修改机器指令E8，使其完成“输出A＋W的结果左移一位后的值到OUT” 操作。 四、实验步骤：1. 考察机器指令64的各微指令信号，验证该指令的功能。(假设R0=77H, A=11H, 77地址单元存放56H数据,64指令的下一条指令为E8) ①在初始化系统（Reset)，进入微程序存储器模式(μEM状态)，用NX键观 察64H，65H,66H,67H, 地址中原有的微指令，分析并查表确定其功能。 ②在EM状态下，Adr打入A0，DB打入64；按NX键，Adr显示A1，DB 打入E8。 ③在μEM状态下，在E8H、E9H、EAH、EBH下分别打入：FFDED8、CBFFFF、 FFFFFF、FFFFFF。 ④给μPC状态下，打入μPC（00）、PC（A0）、A（11）、W（00），按3次 NX输入R0（77）。 ⑤按下STEP键，观察实验现象。 2. 修改机器指令E8，使其完成“输出A＋W的结果左移一位后的值到OUT” 操作。 ⑥继续按STEP键，直到进入E8状态下。 ⑦在EM状态下，打入Adr为77，DB为56。 ⑧按STEP键执行指令，观察实验现象。 五、实验现象：OUT寄存器的值为5A。 六、数据记录、分析与处理：实验结果和预期的一样。 七、实验结论：1、机器指令64对应的各微指令码为：FF77FF、D7BFEF、FFFE92、CBFFFF。其功能为：将R0寄存器的值打入地址寄存器MAR；存贮器EM将MAR输出地址所对应的值打入W寄存器；ALU直通门输出的值打入A寄存器，A、W中的值进行“与”运算，结果在A输出；PC＋1，读出下一条指令并立即执行。 八、建议：暂无。
上海大学计算机学院 《计算机组成原理二实验》报告十 姓名：林琦学号：xxxxxxxx 教师：王雪娟 时间：周一5-6 地点：计算机大楼609 机位：33 实验名称：十中断机制和应用（综合实验） 一、实验目的 1. 学习实验箱感知中断的硬件结构和工作原理。 2. 学习使用中断系统。 3. 学习使用扩展外设。 二、实验原理 程序中断：因“随机性”原因，使一个程序暂停执行，转而执行另一个程序，以处理随机事件，然后再返回原程序继续执行的过程成为“中断”。中断同子程序调用有共同点：执行另一个程序，然后返回。所以在调用另一个程序（中断服务子程序）时必须保存断点。中断与子程序调用有一个根本区别：中断发生的时间是随机的（不可预知，但发生后应该如何处理是安排好的），而子程序调用时间是安排好的，由程序员写下的调用指令决定。中断发生的“随机性”决定了“必须用硬件感知中断请求”、“不仅要保存断点，还必须保存现场”。中断发生时间与正在运行的程序的无关性，使得整个系统在运行一个程序的同时，还能感知其它事件的发生！这是实时监控的技术基础、是多用户、多任务、多线程技术的关键点，因此是操作系统工作的前提，是计算机系统的“点睛”之笔！深刻理解中断系统是计算机专业人员用好计算机的必备知识！ 只有“中断返回”指令和复位操作使EINT为低电平，这个低电平作用到IREQ 的SD端，使上面这个D触发器的Q端为1，作用到IACK的CD端使下面这个D触发器的Q端输出0。 CK驱动下，IREQ的Q端输出D端的INT状态。当有中断请求时INT为0，则一个CK后Q端输出0，但这个0能否被CPU感知却要看①号“或门”是否允许它通过。而“非取指”微指令有IREN＝1，则②号“或门”输出1，于是IREQ 的Q端无论输出0或1，①号“或门”总输出1，即不允许中断请求通过。同时这个1又送入IACK的SD端；于是下触发器的SD和CD端的输入都是无效状态，这个触发器保持稳定。
计算机组成原理上机实验指导
一、实验准备和实验注意事项 1．本课程实验使用专门的TDN-CM++计算机组成原理教学实验设备，使用前后均应仔细检查主机板，防止导线、元件等物品落入装置导致线路短路、元件损坏。 2．完成本实验的方法是先找到实验板上相应的丝印字及其对应的引出排针，将排针用电缆线连接起来，连接时要注意电缆线的方向，不能反向连接；如果实验装置中引出排针上已表明两针相连，表明两根引出线部已经连接起来，此时可以只使用一根线连接。 3．为了弄清计算机各部件的工作原理，前面几个实验的控制信号由开关单元“SWITCH UNIT”模拟输入；只有在模型机实验中才真正由控制器对指令译码产生控制信号。在每个实验开始时需将所有的开关置为初始状态“1”。 4．本实验装置的发光二极管的指示灯亮时表示信号为“0”，灯灭时表示信号为“1”。 5．实验接线图中带有圆圈的连线为实验中要接的线。 6．电源关闭后，不能立即重新开启，关闭与重启之间至少应有30秒间隔。 7．电源线应放置在机专用线盒中。 8．保证设备的整洁。
二、实验设备的数据通路结构 利用本实验装置构造的模型机的数据通路结构框图如下图。其中各单元部已经连接好，单元之间可能已经连接好，其它一些单元之间的连线需要根据实验目的用排线连接。 图0-2 模型机数据通路结构框图
实验一运算器实验：算术逻辑运算实验 一．实验目的 1．了解运算器的组成结构； 2．掌握运算器的工作原理； 3．掌握简单运算器的数据传送通路。 4．验证运算功能发生器(74LSl81)的组合功能。 二．实验设备 TDN-CM++计算机组成原理教学实验系统一台，排线若干。 三．实验原理 实验中所用的运算器数据通路如图1-l所示。其中两片74LSl81以串行方式构成8位字长的ALU，ALU的输出经过一个三态门(74LS245)和数据总线相连。三态门由ALU-B控制，控制运算器运算的结果能否送往总线，低电平有效。 为实现双操作数的运算，ALU的两个数据输入端分别由二个锁存器DR1、DR2(由74LS273实现)锁存数据。要将数据总线上的数据锁存到DR1、DR2中，锁存器的控制端LDDR1和LDDR2必须为高电平，同时由T4脉冲到来。 数据开关(“INPUT DEVICE”)用来给出参与运算的数据，经过三态门(74LS245)后送入数据总线，三态门由SW-B控制，低电平有效。数据显示灯(“BUS UNIT”)已和数据总线相连，用来显示数据总线上的容。 图中已将用户需要连接的控制信号用圆圈标明(其他实验相同，不再说明)，其中除T4为脉冲信号外，其它均为电平信号。由于实验电路中的时序信号均已连至“W／R UNIT”的相应时序信号引出端，因此，在进行实验时，只需将“W／R UNIT”的T4接至“STATE UNIT”的微动开关KK2的输出端，按动微动开关，即可获得实验所需的单脉冲。 ALU运算所需的电平控制信号S3、S2、S1、S0、Cn、M、LDDR1、LDDR2、ALU-B、SW-B均由“SWITCH UNIT”中的二进制数据开关来模拟，其中Cn、ALU-B、SW-B为低电平有效，LDDRl、LDDR2为高电平有效。 对单总线数据通路，需要分时共享总线，每一时刻只能由一组数据送往总线。
第五章 一．填空题 1.控制器由于设计方法的不同可分为型、型和型控制器。 2.控制器在生成各种控制信号时，必须按照一定的进行，以便对各种操作实施时间上的控制。 3.微程序控制的计算机中的控制存储器CM是用来存放的。 4.在微指令的字段编码法中，操作控制字段的分段并非是任意的，必须遵循的分段原则中包括：①把性的微命令分在同一段内；②一般每个小段要留出一个状态，表示。 5.微指令分为和微指令两类，微指令可以同时执行若干个微操作，所以执行机器指令的速度比微指令快。 6.在CPU中，指令寄存器的作用是，其位数取决于；程序计数器的作用是，其位数取决于。 7.指令周期是，最基本的指令周期包括和。 8.根据CPU访存的性质不同，可将CPU的工作周期分为、、和。 9.在CPU中保存当前正在执行的指令的寄存器是，保存下一条指令地址的寄存器是，保存CPU访存地址的寄存器是。 10.中断判优可通过和实现，前者速度更快。 11.中断服务程序的入口地址可通过和寻找。 12.在硬件向量法中，可通过两种方式找到服务程序的入口地址，一种是，另一种是。 13.CPU从主存取出一条指令并执行该指令的时间叫做，它常常用若干个来表示，而后者又包含有若干个。 14.程序顺序执行时，后继指令的地址由形成，遇到转移指令和调用指令时，后继指令的地址从获得。 15.控制器在生成各种控制信号时，必须按照一定的进行，以便对各种操作实施时间上的控制。 16.机器X和Y的主频分别是8MHz和12MHz，则X机的时钟周期为μs。
若X机的平均指令执行速度为0.4MIPS，则X机得平均指令周期为μs。若两个机器的机器周期内时钟周期数相等，则Y机得平均执行速度为MIPS。 17.一个主频为25MHz的CPU，平均每条指令包含2个机器周期，每个机器周期包含2个时钟周期，则计算机的平均速度是。如果每两个机器周期中有一个用于访存，而存储器速度较慢，需再插入2个时钟周期，此时指令周期为μs。 18.微指令格式可分为型和型两类，其中型微指令用较长的微程序结构换取较短的微指令结构。 19.在用微程序实现的控制器中，一条机器指令对应若干条，它又包含若干。微指令格式分成型和型两类，型微指令可同时执行若干个微操作，所以执行指令的速度比快。 20.实现机器指令的微程序一般存放在中，而用户程序存放在中，前者的速度比后者。若采用水平型微指令，则微指令长度一般比机器指令。 21.某计算机采用微程序控制，微指令字中操作控制字段共16位，若采用直接控制，则可以定义种微操作，此时一条微指令最多可同时启动个微操作。若采用编码控制，并要求一条微指令需同时启动4个微操作，则微指令字中的操作控制字段应分段，若每个字段的微命令数相同，这样的微指令格式最多可包含个微操作命令。 22.在微程序控制器中，一次能够定义并执行多个并行操作命令的微指令叫 做型微指令。若采用微操作码方式，一次只能执行一个操作命令的微指令（例如，控制信息从某个源部件到某个目标部件）叫做型微指令，后者实现一条机器指令的微程序要比前者编写的微程序。 23.在串行微程序控制器中，执行现行微指令的操作与取下一条微指令的操作在时间上是进行的，所以微指令周期等于。在并行为程序控制器中，执行现行微指令的操作与取下一条微指令的操作是进行的，所以微指令周期等于。 二．选择题
实验五 存储器读写实验实验目的 1. 掌握存储器的工作特性。 2. 熟悉静态存储器的操作过程，验证存储器的读写方法。 二、实验原理 表芯片控制信号逻辑功能表
2. 存储器实验单元电路 芯片状态 控制信号状态 DO-D7 数据状态 M-R M -W 保持 1 1 高阻抗 读出 0 1 6116-^总钱 写人 1 0 总线-*6116 无效 报警 ^2-10 D7—DO A7—A0
團2-8存储器实验电路逻辑图 三、实验过程 1. 连线 1） 连接实验一（输入、输出实验）的全部连线。 2） 按逻辑原理图连接M-W M-R 两根信号低电平有效信号线 3） 连接A7-A0 8根地址线。 4） 连接B-AR 正脉冲有效信号 2. 顺序写入存储器单元实验操作过程 1） 把有B-AR 控制开关全部拨到0,把有其他开关全部拨到1,使全部信号都处 于无效 状态。 2） 在输入数据开关拨一个实验数据，如“ 00000001”即16进制的01耳 把IO-R 控制开关拨下，把地址数据送到总线。 3） 拨动一下B-AR 开关，即实现“1-0-1 ”产生一个正脉冲，把地址数据送地 址寄存器保存。 4） 在输入数据开关拨一个实验数据，如“ 10000000',即16进制的80耳 把IO-R 控 制开关拨下，把实验数据送到总线。 3. 存储器实验电路 0 O O 0 0 olo O O O O 0 00 OUTPUT L/O :W 8-AR ￡ ■」2 ■七 ol^Fgr' L P O 74LS273 A7- AO vz 0 o|o 0 r 6116 A7 INPUT D7-O0 [olololololololol T2
计算机组成原理实验报告 学院信息与管理科学学院 专业班级计算机科学与技术2010级2班学生姓名毛世均 1010101046 指导教师郭玉峰 撰写日期：二○一二年六月四日
SA4=1 1.根据上边的逻辑表达式，分析58页图6-2的P1测试和P4测试两条指令的微地址转移方向。 P1测试:进行P1测试时，P1为0，其他的都为1, 因此SA4=1， SA3=I7，SA2=I6，SA1=，SA0=I4 微地址011001，下址字段为001000下址字段001000译码后，高两位不变，仍然为00，低四位受到机器指令的高四位I7-I4的影响。 机器指令的高四位为0000时，下一条微指令地址为001000，转到IN 操作。机器指令高四位0010时，下一条微指令地址为001010，转到MOV 操作。机器指令高四位为0001时，下一条微指令地址为001001，转到ADD 操作。机器指令高四位为0011时，下一条微指令地址为001011，转到OUT 操作。机器指令高四位为0100时，下一条微指令地址001100，转到JMP 操作 P4测试:进行P4测试时，P4为0，其他的都为1. 因此SA4=SA3=SA2=1，SA1=CA2，SA0=CA1 微地址000000，下址字段为010000. 010000被译码之后，高四位不变，0100低两位由CA2和CA1控制。CA2和CA1的值是由单片机的键盘填入控制的。 当实验选择CtL2=1时，CA2和CA1被填入0和1，这时低两位被译码电路翻译成01，所以下一条微地址就是010001，然后进入写机器指令的状态。当实验选择CtL2=2时，CA2和CA1被填入1和0，这时低两位被译码电路翻译成10，所以下一条微地址就是010010，然后进入读机器指令的状态。当实验选择CtL2=2时，CA2和CA1被填入1和1，这时低两位被译码电路翻译成 11，所以下一条微地址就是010011，然后进入运行机器指令的状态。 2.分析实验六中五条机器指令的执行过程。
第5章习题参考答案 1．请在括号填入适当答案。在CPU中： (1)保存当前正在执行的指令的寄存器是（ IR ）； (2)保存当前正在执行的指令地址的寄存器是（ AR ） (3)算术逻辑运算结果通常放在（ DR ）和（通用寄存器）。 2．参见图5.15的数据通路。画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的容传送至(R2)为地址的主存单元中。标出各微操作信号序列。 解： STO R1, (R2)的指令流程图及为操作信号序列如下：
STO R1, (R2) R/W=R DR O, G, IR i R2O, G, AR i R1O, G, DR i R/W=W 3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的容取至寄存器R2中，标出各微操作控制信号序列。 解： LAD R3, (R0)的指令流程图及为操作信号序列如下：
PC O , G, AR i R/W=R DR O , G, IR i R 3O , G, AR i DR O , G, R 0i R/W=R LAD (R3), R0 4．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。 解：
5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。 解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令 211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：
2.5 PC实验 姓名：孙坚学号：134173733 班级：13计算机日期：2015.5.15 一．实验要求：利用CPTH 实验仪上的K16..K23 开关做为DBUS 的数据，其它开关做为控制信号，实现程序计数器PC的写入及加1 功能。 二．实验目的：1、了解模型机中程序计数器PC的工作原理及其控制方法。2、了解程序执行过程中顺序和跳转指令的实现方法。 三．实验电路：PC 是由两片74HC161构成的八位带预置记数器，预置数据来自数据总线。记数器的输出通过74HC245（PCOE）送到地址总线。PC 值还可以通过74HC245（PCOE_D）送回数据总线。 PC 原理图 在CPTH 中，PC+1 由PCOE 取反产生。 当RST = 0 时，PC 记数器被清0 当LDPC = 0 时，在CK的上升沿，预置数据被打入PC记数器 当PC+1 = 1 时，在CK的上升沿，PC记数器加一 当PCOE = 0 时，PC值送地址总线
PC打入控制原理图 PC 打入控制电路由一片74HC151 八选一构成(isp1016实现)。 当ELP=1 时，LDPC=1，不允许PC被预置 当ELP=0 时，LDPC 由IR3，IR2，Cy，Z确定 当IR3 IR2 = 1 X 时，LDPC=0，PC 被预置 当IR3 IR2 = 0 0 时，LDPC=非Cy，当Cy=1时，PC 被预置 当IR3 IR2 = 0 1 时，LDPC=非Z，当Z=1 时，PC 被预置 连接线表 四．实验数据及步骤： 实验1：PC 加一实验
置控制信号为： 按一次STEP脉冲键，CK产生一个上升沿，数据PC 被加一。 实验2：PC 打入实验 二进制开关K23-K16用于DBUS[7:0]的数据输入，置数据12H 置控制信号为： 每置控制信号后，按一下STEP键，观察PC的变化。 五．心得体会： 经过上一个实验的练习，在做这个实验的时候更加得心应手，了解了模型机中程序计数器PC的工作原理及其控制方法，还有了解了程序执行过程中顺序和跳转指令的实现方法。
实验一运算器组成实验 一、实验目的 1.熟悉双端口通用寄存器堆（组）的读写操作。 2.熟悉简单运算器的数据传送通路。 3.验证运算器74LS181的算术逻辑功能。 4.按给定数据，完成指定的算术、逻辑运算。 二、实验原理 上图是本实验所用的运算器数据通路图。参与运算的数据首先通过实验台操作板上的八个二进制数据开关SW7-SW0来设置，然后输入到双端口通用寄存器堆RF中。
RF由一个ispLSI1016实现，功能上相当于四个8位通用寄存器，用于保存参与运算的数据，运算后的结果也要送到RF中保存。双端口寄存器堆模块的控制信号中，RS1、RS0用于选择从B端口（右端口）读出的通用寄存器，RD1、RD0用于选取从A端口（左端口）读出的通用寄存器。而WR1、WR0用于选择写入的通用寄存器。LDRi是写入控制信号，当LDRi=1时，数据总线DBUS上的数据在T3写入由WR1、WR0指定的通用寄存器。RF的A、B端口分别与操作数暂存器DR1、DR2相连：另外，RF的B端口通过一个三态门连接到数据总线DBUS上，因而RF 中的数据可以直接通过B端口送到DBUS上。 DR1和DR2各由1片74LS273构成，用于暂存参与运算的数据。DR1接ALU 的A输入端口，DR2接ALU的B端口。ALU由两片74LS181构成，ALU的输出通过一个三态门(74LS244)发送到数据总线DBUS上。 图中尾巴上带粗短线标记的信号都是控制信号，其中S3，S2，Sl，S0，M，Cn#，LDDR2，LDDRl， ALU-BUS#，SW-BUS#、LDRi、RS1、RS0、RD1、RD0、WR1、WR0等是电位信号，用电平开关K0—Kl5来模拟。T2、T3是脉冲信号，印制板上已连接到实验台的时序电路上。#为低电平有效。K0—K15是一组用于模拟各控制电平信号的开关，开关向上时为1，开关向下时为0，每个开关无固定用途，可根据实验具体情况选用。 实验中进行单拍操作，每次只产生一组Tl，T2，T3，T4脉冲，需将实验台上的DP，DB开关进行正确设置。将DP开关置l，将DB开关置0，每按一次QD 按钮，则顺序产生Tl、T2、T3、T4各一个单脉冲。 三、实验任务 1.按图要求，将运算器模块与实验台操作板上的线路进行连接。 置DP=1,DB=0,编程开关拨到正常位置. 2.用开关SW7-SW0向通用寄存器堆RF内的R0-R3寄存器置数34H、21H、52H、65H。然后读出R0－R3的内容，在数据总线DBUS上显示出来。 3.令DR1=55H、DR2=0AAH、Cn#=1，验证ALU的正逻辑算术、逻辑运算功能。 四、实验要求 1.做好实验预习。掌握运算器的数据传送通路和ALU的功能特性，并熟悉本实验中所用的控制台开关的作用和使用方法。
计算机组成原理实验1 运算器（脱机）实验 通过开关、按键控制教学机的运算器执行指定的运算功能，并通过指示灯观察运算结果。实验原理： 为了控制Am2901运算器能够按照我们的意图完成预期的操作功能，就必须向其提供相应的控制信号和数据。 控制信号包括 1、选择送入ALU的两路操作数据R和S的组合关系（实际来源）。 2、选择ALU的八种运算功能中我们所要求的一种。这可通过提供三位功能选择码I5、 I4、I3实现。 3、选择运算结果或有关数据以什么方式送往何处的处理方案，这主要通过通用寄存器 组合和Q寄存器执不执行接收操作或位移操作，以及向芯片输出信息Y提供的是 什么内容。这是通过I8、I7、I6三位结果选择码来控制三组选择门电路实现的。 外部数据包括 1、通过D接收外部送来的数据 2、应正确给出芯片的最低位进位输入信号C n 3、关于左右移位操作过程中的RAM3、RAM0、Q3和Q0的处理。 4、当执行通用寄存器组的读操作时，由外部送入的A地址选中的通用寄存器的内容送 往A端口，由B地址选中的通用寄存器的内容送往B端口，B地址还用作通用寄 存器的写汝控制。 对于芯片的具体线路，需说明如下几点： 1、芯片结果输出信号的有无还受一个/OE（片选）信号的控制。 2、标志位F=0000为集电极开路输出，容易实现“线与”逻辑，此管脚需经过一个电阻 接到+5V。 3、RAM3、RAM0、Q3和Q0均为双向三态逻辑，一定要与外部电路正确连接。 4、通用寄存器组通过A端口、B端口读出内容的输出处均有锁存器线路支持。 5、该芯片还有两个用于芯片间完成高速进位的输出信号/G和/P。 6、Am2901芯片要用一个CLK（CP）时钟信号作为芯片内通用寄存器、锁存器和Q寄 存器的打入信号。 实验步骤如下： （1）选择运算器要完成的一项运算功能，包括数据来源，运算功能，结果保存等；（2）需要时，通过数据开关向运算器提供原始数据； （3）通过24位的微型开关向运算器提供为完成指定运算功能所需要的控制信号； （4）通过查看指示灯或用电表量测，观察运算器的运行结果（包括计算结果和特征标志）。实验准备 12为微型开关的具体控制功能分配如下： A口和B口地址：送给Am2901器件用于选择源与目的操作数的寄存器编号； I8～I0：选择操作数来源、运算操作功能、选择操作数处理结果和运算器输出内容的3组3位控制码； Sci,SSH和SST：用于确定运算器最低位的进位输入、移位信号的入/出和怎样处理Am2901产生的状态标志位的结果。
实验五CPU组成与机器指令执行实验 第一步,对机器指令系统组成的简单程序进行译码。 第二步,接线 本实验的接线比较多，需仔细。 1．将跳线开关J1用短路子短接。时序发生器的输入TJI接控制存储器的输出TJ。控制器的输入C接运算器ALU的C。控制器的输入IR7、IR6、IR5、IR4依次指令寄存器IR的输出IR7、IR6、IR5、IR4。共6条线。
2．控制器的输出LDIR（CER）、LDPC(LDR4)、PC_ADD、PC_INC、M4、LDIAR、LDAR1(LDAR2)、AR1_INC、M3、LDER、IAR_BUS#、SW_BUS#、RS_BUS#、ALU_BUS、CEL#、LRW、WRD、LDDR1(LDDR2)、M1（M2）、S2、S1、S0 依次与数据通路的对应信号连接。共27条线。
3．指令寄存器IR的输出IR0接双端口寄存器堆的RD0、WR0，IR1接RD1、WR1，IR2接RS0，IR3接RS1。共6条线。 合上电源。按CLR#按钮，使实验系统处于初始状态。 第三步,利用控制台微程序KLD设置通用寄存器R2、R3的值 在本操作中，我们打算使R2 = 60H，R3 = 61H。 1．令DP = 0，DB = 0，DZ =0，使实验系统处于连续运行状态。令SWC = 0、SWB = 1、SWA = 1，使实验系统处于寄存器加载工作方式KLD。按CLR#按钮， 使实验系统处于初始状态。 2．在SW7—SW0上设置一个存储器地址，该存储器地址供设置通用寄存器使用。 该存储器地址最好是不常用的一个地址，以免设置通用寄存器操作破坏重要的存储 器单元的内容。例如可将该地址设置为0FFH。按一次QD按钮，将0FFH写入AR1 和AR2。
计算机组成原理 实验报告 学院（系）：软件学院 专业：软件设计 班级：软件设计一班 学号：1415925365 姓名：沈烨 2016年11月24日
实验1 Cache模拟器的实现 一.实验目的 (1)加深对Cache的基本概念、基本组织结构以及基本工作原理的理解。 (2)掌握Cache容量、相联度、块大小对Cache性能的影响。 (3)掌握降低Cache不命中率的各种方法以及这些方法对提高Cache性能的好处。 (4)理解LRU与随机法的基本思想以及它们对Cache性能的影响。 二、实验内容和步骤 1、启动CacheSim。 2、根据课本上的相关知识，进一步熟悉Cache的概念和工作机制。 3、依次输入以下参数：Cache容量、块容量、映射方式、替换策略和写策略。 4、读取cache-traces.zip中的trace文件。 5、运行程序，观察cache的访问次数、读/写次数、平均命中率、读/写命中率。思考：1、Cache的命中率与其容量大小有何关系？ Cache 的容量与块长是影响cache效率的重要因素； Cache 容量越大，其CPU命中率就越高，当然容量过大，增加成本，而且cache 容量达到一定值时，命中率已不因容量的增加而又明显的提高； 2、Cache块大小对不命中率有何影响？ Cache 当块由小到大，在已被访问字的附近，近期也可能访问，增大块长，可将更多有用字存入缓存，提高命中率；但是继续增大块长，命中率可能下降，因为所装入缓存的有用数据反而少于被替换掉的有用数据，由于块长增大，块数减少，装入新的块要覆盖旧块，很可能出现少数块刚装入就被覆盖，故命中率可能下降； 3、替换算法和相联度大小对不命中率有何影响？ 替换算法中:LRU算法的平均命中率比FIFO的高 LRU算法比较好地利用访存局部性原理，替换出近期用得最少的字块，它需要随时记录cache 各个字块使用情况。FIFO不需要记录各个字块的使用情况，比较容易实现开销小，但是没有根据访存的局部性原理，最早调入的信息可能以后还要用到，或经常用到例如循环程序； Cache 容量一定时，随着相联度的不断增加，不命中率渐渐减小，但是当相连度增加到一定程度时，不命中率保持不变；
计算机组成原理实验五 参考 文档编制序号：[KK8UY-LL9IO69-TTO6M3-MTOL89-FTT688]
实验五 CPU组成与机器指令执行实验 第一步,对机器指令系统组成的简单程序进行译码。 地址指令机器代码 00H LDAR0,[R2]58H 01H LDA R1,[R3]5DH 02H ADD R0,R104H 03H JC +596H 04H AND R2,R33EH 05H SUB R3,R21BH 06H STA R3,[R2]4BH 07H MUL R0,R124H 08H STP60H 09H JMP [R1]84H 第二步,接线 本实验的接线比较多，需仔细。 1．将跳线开关J1用短路子短接。时序发生器的输入TJI接控制存储器的输出TJ。控制器的输入C接运算器ALU的C。控制器的输入IR7、IR6、IR5、IR4依次指令寄存器IR的输出IR7、IR6、IR5、IR4。共6条线。 2．控制器的输出LDIR（CER）、LDPC(LDR4)、PC_ADD、PC_INC、M4、LDIAR、
LDAR1(LDAR2)、AR1_INC、M3、LDER、IAR_BUS#、SW_BUS#、RS_BUS#、 ALU_BUS、CEL#、LRW、WRD、LDDR1(LDDR2)、M1（M2）、S2、S1、S0 依次与数据通路的对应信号连接。共27条线。 3．指令寄存器IR的输出IR0接双端口寄存器堆的RD0、WR0，IR1接RD1、WR1，IR2接RS0，IR3接RS1。共6条线。 合上电源。按CLR#按钮，使实验系统处于初始状态。 第三步,利用设置通用寄存器R2、R3的值