复旦大学
硕士学位论文
低功耗物理设计
姓名：郭小川
申请学位级别：硕士专业：电子与通信工程指导教师：曾晓洋
20070526
第一章功耗的介绍
１．１ＣＭＯＳ功耗介绍
下图为典型ＣＭＯＳ数字电路反向器的功耗物理组成。
图一：反向器的功耗物理组成
Ｃ～ｔＯＳ数字电路无论是在逻辑状态保持还是在动态的逻辑传输都要消耗功耗，其总功耗可以分为三个部分：电平转换功耗，内部功耗和漏电功耗。
Ｐ＝ＰＳ－＋Ｐ埘＋Ｐ＆（ｉ．１）
艮。电平转换功耗
Ｐ“。内部功耗
凡漏电功耗
４
其中Ｖ”是Ｎ１１０Ｓ的门限电压，‰是ＰＭＯＳ的门限电压，这时在ｖ。到地之间的ＮＭＯＳ和ＰＭＯＳ就会同时打开，产生从供电端直接到地的导电通路产生短路电流。
内部功耗还包括由于输入端信号翻转而输出端信号不变化而引起的只对器件内部负载充放电的功耗。在深亚微米工艺工艺条件下。器件内部各个节点对地电容在输入端信号翻转而输出端信号不变化时充放电引起的功耗之和通常小于总功耗的５％．
１．１．３静态漏电功耗（ＬｅａｋａｇｅＰｏｗｅｒ）
上面描述的是电路处于工作状态时产生的功耗，当电路通电，没有输入或非正常工作状态下电路依然消耗功耗，我们称之为静态漏电功耗。它是由门电流和亚阈值电流两部分引起的。亚阈值电流是当栅极输入电压‰小于阈值电压时产生的，
它随温度的升高而增大，随阈值电压的降低而增大。门电流是由于在ＭＯＳ管导通时栅极氧化层的降低导致的，它不受温度变化的影响，在９０纳米以下工艺，门电流导致的功耗占静态功耗的主导地位。随着工艺的进步，静态功耗占芯片总功耗的比重逐步提高。成为ＡＳＩＣ设计工程师关注的重点。
图二：静态功耗占总功耗的比重
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２．２多阈值电压器件ＭＴＣＭＯＳ的应用
２．２．１ＭＴ∞Ｓ降低静态功耗方法简介
便携式电子设备要求系统在待机模式下具有极低的漏电功耗，比如掌上电脑或手机。在９０纳米工艺技术以下，通过输入状态分配和输入管脚的交换的方式已经很难满足设计的需求，只有关闭在待机模式下的逻辑电路的电源供应才能得到超低的漏电功耗。通过睡眠晶体管来实现供电电源的门控是现在设计者比较关注的课题。这种方法又被称为地线门控，多阈值电压技术等。其实现方法是在工艺技术支持双阈值电压技术的基础上，用低阈值电压晶体管实现器件逻辑功能，以保证期间的高工作频率，然后在器件与电源线或底线之间串行插入高阈值电压的晶体管开关。如下图所示：
图三：通过睡眠晶体管来实现供电电源的门控
ＭＴＣＭＯＳ是通过高阙值晶体管开关的控制段进行有效地功耗控制。在工作状态，功耗控制信号使能，开关打开，由于开关电阻很小，虚拟供电电压和实际供电电压基本相同：在待机模式时，功耗控制信号关闭开关，从而使漏电电流降低。功耗控制开关可以加在电源端，也可以加在地端。在实际应用中，由于ＮＭＯＳ开关同ＰＭｏＳ开关相比具有更小的尺寸和导通电阻的优点，所以通常插入ＮＭＯＳ开关．
ＭＴＣＭＯＳ的应用可分为三种方法：基于门器件的应用（ｆｉｎｅｇｒａｉｎＭＴＣＭＯＳ）。基于器件组的应用（ｃｏａｒｓｅｇｒａｉｎＭＴ０４０Ｓ）和基于电压区域的应用。采用比较多的是前两种。
图四：睡眠晶体管在门器件及器件组中的应用
２．２．１．１基于门的多阈值电压（ＦｉｎｅＧｒａｉｎＭｒ∞Ｓ）
基于门的多阈值电压器件是在每个低闺值电压的器件供电端ｓｕｐｐｌｙｐｏｒｔ连接ＭＯＳ开关器件，当期间处于逻辑不需要工作期内，通过控制端口ｓｌｅｅｐｐｏｒｔ控制关闭开关器件。基于门的多阈值电压器件具有以下优点：
在器件不需要工作时关掉开关器件，从而关闭了低阈值电压器件的漏电流通道，降低了器件的漏电功耗。可以优化睡眠控制器件的晶体管尺寸，可以基于器件模型进行精确的时序分析和漏电功耗分析，不需要进行额外的电压降分析。并且可以通过使用普通的器件库的工具进行物理综合，布局和布线，对于设计者最初应用的设计流程，存在的时序分析优化及电压降分析等不会有太大的影响。但是，由于基于门的多阈值电压器件在每个低阈值电压的器件内集成了一个睡眠晶体管，从而使得与基于器件组的多阈值相比，增加了器件的尺寸。并且连接睡眠信号到每一个门单元也增加了物理布线的难度。
（ｄｏｎｔｕｓｅ）。在将来，睡眠控制管脚将被定义为信号管脚，具有器件部分功能，在逻辑库的功能描述中将出现，将会对睡眠控制管脚进行时序约束。
对于基于门的多阈值电压的设计的网表综合阶段，现在支持的做法是采用没有睡眠控制管脚的逻辑库进行电路的网表综合。很快可以支持采用睡眠控制管脚设置为不可使用的逻辑库：能够像双阈值电压器件的流程一样实现高速的带有睡眠管脚的单元期间与低速无睡眠管脚器件的相互调换：睡眠管脚将不做连接，在输出的网表中处于悬浮状态。睡眠管脚的连接需要设计者手工定义添加进网表或手工连接；在器件布局时不需特殊的设置。在将来，需要支持器件睡眠控制管脚的功能描述，在逻辑综合时自动生成睡眠管脚的连接关系。但现在，大部分工作都需要设计者手工实现。
对于睡眠控制信号的连接，设计者需要在网表里手工连接，并在进行读入网表后的最初的芯片规划前手工创建睡眠信号的对外管脚，就像添加电源管脚一样，并直需要对睡眠控制信号网络进行多扇出网络的优化或进行虚假的时钟树综合，以便加入缓冲器间使得网络满足物理设计规则和同步各个控制端。在布线结束后抽取电阻电容的寄生参数后，也需要手工的进行期间的替换或插入。在将来，这部分手动的工作会有新的函数提供支持。物理实现的原理图如下：
图五：睡眠控制信号网络实现原理图
现在手工操作中也可以采用部分工具命令来完成操作，具体包括：
睡眠网络，物理端口，逻辑端１３，端１：３方向和端１：３连接关系的创建：
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理位置产生影响。需要创建虚拟的地线，正常的单元器件连接到虚地，而睡眠开关通过金属带保证其能正常工作。
图六：基于器件组的多阈值电压方法设计原理图
对于睡眠信号的连接有两种方法：使用电源金属带的方法连接，和采用时钟树综合的方法连接。使用电源金属带的方法不能考虑到达各个开关的时间同步问题。其睡眠信号连接如下图所示：
图七；电源金属带的方法连接睡眠信号
采用时钟树综合的方法连接是考虑到开关器件分散于芯片上，从睡眠信号输入端到各个接受端连线延时不等，所以采用时钟树综合的方法插入始终工作的缓冲器，原理如下图所示：
图八：时钟树综合的方法连接睡眠信号
数字集成电路物理设计阶段的低功耗技术 张小花（200XXXXXXXX） 2011年六月 摘要:通过一个图像处理SoC的设计实例,着重讨论在物理设计阶段降低CMOS功耗的方法。该方法首先调整 PAD摆放位置、调整宏单元摆放位置、优化电源规划,得到一个低电压压降版图,间接降低CMOS功耗;接着,通过规划开关活动率文件与设置功耗优化指令,直接降低CMOS功耗。最终实验结果表明此方法使CMOS功耗降低了 10.92%。基于该设计流程的图像处理SoC已经通过ATE设备的测试,并且其功耗满足预期目标。 关键词: 集成电路; 物理设计; 电压降; 低功耗 Digital integrated circuit physical design phase of the low power technology luo jiang nan（2008102041） June, 2011 Abstract: through a image processing of SoC design examples, the paper discuss the physical design stage reduce power consumption method. CMOS This method firstly PAD put the position, adjusting adjustment macro unit put the position, optimizing power planning, get a low voltage pressure drop, reduce the power consumption of the CMOS indirect territory; Then, through the planning activities rate documents and set switch power optimization, reduce the power consumption of the CMOS setup instructions directly. Finally the experimental results show that the method that CMOS power consumption was reduced by 10.92%. Based on the design process of the image processing has been through the ATE the SoC test equipment, and its power consumption to meet expectations. Keywords: IC; physical design; voltage drop; low power consumption 1 引言 随着集成电路规模的扩大以及便携式和嵌入式应用需求的增长,低功耗数字集成电路设计技术日益受到重视,已成为集成电路设计的研究热点.通常低功耗设计技术包括三个方面:设计中的低功耗技术、封装的低功耗技术和运行管理的低功耗技术.其中设计中的低功耗技术包括前端设计阶段的 体系结构级低功耗技术、RTL级低功耗技术、门级低功耗技术和物理设计阶段的低功耗 技术.
集成电路的功耗优化和低功耗设计技术 摘要：现阶段各行业的发展离不开对能源的消耗，随着目前节能技术要求的不 断提升，降低功耗成为行业发展的重要工作之一。本文围绕集成电路的功耗优化 以及低功耗设计技术展开分析，针对现阶段常见的低功耗设计方式以及技术进行 探究，为集成电路功耗优化提供理论指导。 关键词：集成电路；功耗优化；低功耗 目前现代节能技术要求不断提升，针对设备的功耗控制成为当前发展的主要问题之一。 针对数字系统的功耗而言，决定了系统的使用性能能否得到提升。一般情况下，数字电路设 计方面，功耗的降低一直都是优先考虑的问题，并且通过对整个结构进行分段处理，同时进 行优化，最后总结出较为科学的设计方案，采用多种方式降低功耗，能够很大程度上提升设 备的使用性能。下面围绕数字电路的功耗优化以及低功耗设计展开分析。 一、设计与优化技术 集成电路的功耗优化和低功耗设计是相对系统的内容，一定要在设计的每个环节当中使 用科学且合理的技术手段，权衡并且综合考虑多方面的设计策略，才能够有效降低功耗并且 确保集成电路系统性能。因为集成电路系统的规模相对较大且具有一定的特殊性，想要完全 依靠人工或者手动的方式来达到这些目的并不现实且缺少可行性，一定要开发与之对应的电 路综合技术。 1 工艺级功耗优化 将工艺级功耗应用到设计当中，通常情况下采取以下两种方式进行功耗的降低： 首先，根据比例调整技术。进行低功耗设计过程中，为了能够实现功耗的有效降低会利 用工艺技术进行改善。在设计过程中，使用较为先进的工艺技术，能够让设备的电压消耗有 效缩减。现阶段电子技术水平不断提升，系统的集成度也随之提高，目前采用的零件的规格 也逐渐缩小，零件的电容也实现了良好的控制，进而能够很大程度上降低功耗。借助比例技术，除了能够将可见晶体管的比例进行调整，而且也能够缩小互连线的比例[1]。目前在晶体 管的比例缩小方面，能够依靠缩小零件的部分重要参数，进而在保持性能不被影响的情况下，通过较小的沟道长度，确保其他的参数不受影响的栅压缩方式，进而将零件的体积进行缩减，同时也缩短了延长的用时，使功耗能够有效降低。针对互连线缩小的方式主要将互连线的整 个结构进行调整，工作人员在进行尺寸缩减的过程中，会面临多方面的难题，比如系统噪音 无法控制，或者降低了电路使用的可靠性等等。 其次，采用封装技术进行降低。采用封装技术，能够让芯片与外部环境进行有效的隔离，进而避免了外部环境给电气设备造成一定的破坏与影响，在封装阶段，芯片的功耗会受到较 大的影响，因此需要使用更加有效的封装手段，才能够提升芯片的散热性，进而有效降低功 耗[2]。在多芯片的情况下，因为芯片与其他芯片之间的接口位置会产生大量的功耗，因此针 对多芯片采取封装技术，首先降低I/0接口的所有功能，接着解决电路延迟的问题，才能够 实现对集成电路的优化。 2 电路功耗优化 一般情况下，对电路级的功耗会选择动态的逻辑设计。在集成电路当中，往往会包含多 种电路逻辑结构，比如动态、静态等等，逻辑结构从本质上而言具有一定的差异性，这种差 异性也使得逻辑结构有着不同作用的功能。动态逻辑结构有着较为典型的特性[3]。静态的逻 辑结构当中所有的输入都会对接单独的MOS，因此逻辑结构功耗更大，动态的逻辑结构当中 电路通常具备N、M两个沟道，动态电路会利用时钟信号采取有效的控制，进而能够实现预
Software Power Measurement Dushyanth Narayanan dnarayan@https://www.doczj.com/doc/0d12666299.html, April26,2005 Technical Report MSR-TR-2005-51 Microsoft Research Microsoft Corporation One Microsoft Way Redmond,WA98052 https://www.doczj.com/doc/0d12666299.html,
Abstract E?ective system-level power management requires cheap,accurate and?ne-grained power measurement and accounting.Unfortunately current portable hardware does not provide this capability.We advocate software power measure-ment:estimation of power consumption by modelling it as a function of device state.The approach requires no additional hardware,and allows?ne-grained, per-device and per-application power measurement.We describe a design and implementation of software power measurement,and a feasibility study showing signi?cantly better accuracy than power pro?ling based on time averaging.We conclude with design recommendations for OS designers and portable hardware vendors to improve the ease and accuracy of power measurement. 1Introduction Energy is a critical resource for many computing systems.While battery life is especially relevant to portable and hand-held computers,peak power consump-tion a?ects fan noise on desktops and cooling costs for server farms.There is an increasingly recognised need to manage and account energy as a?rst-class resource within the operating system[13]. Energy management requires accurate measurement and accounting.Adap-tive tuning of device parameters such as disk spin-down timeouts[3]requires accurate estimates of per-device power consumption.Per-device measurements at?ne time granularity—when combined with existing OS accounting of de-vices such as CPU,disk,and network—also enable per-application accounting of energy consumption.This is of great value both for end-users(“Outlook is responsible for80%of your battery drain,maybe you should kill it”)and for application-level adaptation[5]. Unfortunately,current approaches to energy measurement have several draw-backs,especially when applied to laptop and hand-held computers.Accurate measurement with?ne time granularity requires external hardware such as sam-pling digital multimeters,making the approach unwieldy and hard to deploy in the?eld.Unmodi?ed laptop hardware typically o?ers nothing more than Smart-Battery measurements,which are only accurate at coarse time granularities and measure the power consumption of the entire system but not of individual de-vices. We propose a novel technique known as software power measurement(SPM), which correlates infrequent,coarse-grained measurements of power with?ne-grained observations of device state and activity.The result of the correlation is a predictor that estimates the energy consumption over arbitrarily short time interval from from the observed device state and activity. The remainder of this paper is organised as follows.Section2describes current approaches to the problem and their drawbacks.Section3describes the design and prototype implementation of software power measurement on Windows XP.Section4presents a quantitative evaluation of the prototype, 1
如何进行低功耗设计 现在电子产品，特别是最近两年很火爆的穿戴产品，智能手表等都是锂电池供电，如果采用同样容量大小的锂电池进行测试不难发现电子产品低功耗做的好的，工作时间越长。因此，低功耗设计排在电子产品设计的重要地位。 最近做穿戴产品设计，面临的第一个问题就是低功耗设计。经过这两天的认真分析总结，将低功耗设计的方法总结，以飨网友。 首先，要明白一点就是功耗分为工作时功耗和待机时功耗，工作时功耗分为全部功能开启的功耗和部分功能开启的功耗。这在很大程度上影响着产品的功耗设计。 对于一个电子产品，总功耗为该产品正常工作时的电压与电流的乘积，这就是低功耗设计的需要注意事项之一。 为了降低产品的功耗，在电子产品开发时尽量采用低电压低功耗的产品。比如一个产品，曾经用5v单片机正常工作，后来又了3.3v的单片机或者工作电压更低的，那么就是在第一层次中进行了低功耗设计，这也就是我们常说的研发前期低功耗器件选择。这一般需要有广阔的芯片涉猎范围或者与供应商有良好的沟通。 其次是模块工作的选择控制，一般选择具有休眠功能的芯片。比如在设计一个系统中，如果某些外部模块在工作中是不经常使用的，我们可以使其进入休眠模式或者在硬件电路设计中采用数字开关来控制器工作与否，当需要使用模块时将其唤醒，这样我们可以在整个系统进入低功耗模式时，关闭一些不必要的器件，以起到省电的作用，延长了待机时间。一般常用方法：①具有休眠模式的功能芯片②MOS管做电子开关③具有使能端的LDO芯片。 再次，选择具有省电模式的主控芯片。现在的主控芯片一般都具有省电模式，通过以往的经验可以知道，当主控芯片在省电模式条件下，其工作电流往往是正常工作电流的几分之一，这样可以大大增强消费类产品电池的使用时间。同时，现在一些控制芯片具有双时钟的模式，通过软件的配置使芯片在不同的使用场合使用不同的外部始终从而降低其功耗。这与始终分频器具有异曲同工之妙，不同之处想必就是BOM的价格问题。现在火爆的APPLE WATCH 就是低功耗的一个例子：全功能运行3-4小时，持续运行18小时。 主控芯片或者相关模块唤醒的方式选择。通常进过以上的步骤设计好了硬件结构，在系统需要省电，在什么时候进入省电模式，这一般在软件设计中实现，但是最主要还是需要根据产品的功能特性来决定了。当系统进入了省电模式，而系统的唤醒也需要控制。一般系统的唤醒分为自动唤醒和外部唤醒。 A、自动唤醒是使用芯片内部的定时器来计时睡眠时间，当睡眠时间达到预定时间时，自动进行唤醒。这与我们使用的看门狗或者中断有比较相近之处，不同就是其工作与否的时序。 B、外部唤醒就是芯片一直处于一种休眠状态，当有一个外部事件(主要是通过接口)来对芯片进行一个触发，则芯片会唤醒，在事件处理之后消除该触发事件而在此进入休眠状态。因此，根据系统的特性，就需要进行软件设计时，来决定如何使用睡眠及唤醒，以降低系统的功耗。 最后说说功耗的测试，功耗测试分为模块功耗和整机功耗，模块功耗需要测试休眠时功耗和工作时功耗。整机功耗分为最大负荷工作时功耗和基本功能时功耗和休眠时功耗。在前期的测试中我用直接用UI来进行测量，关于如何进行高精度低功耗产品的测量，在下篇中进一步说明。
第27卷第6期增刊 2006年6月 仪 器 仪 表 学 报 Chinese Journal of Scientific Instrument Vol.27No.6 J une.2006 嵌入式系统的低功耗设计 3 杨天池 金 梁 王天鹏 (解放军信息工程大学 郑州 450002) 摘 要 嵌入式系统的电源管理是系统设计中关键部分,合理的电源管理方案可以减少系统的功耗并提高整体性能。本文提出了一种层次化的电源管理结构,分别为硬件层、驱动层、操作系统层、电源管理层和应用层。本文同时引入了动态的电源管理方法来解决电源功耗的动态管理问题。通过在实际的系统中的测试表明,该电源管理机制的有效性。关键词 嵌入式系统 低功耗设计 动态电源管理 PXA255 Low pow er design in embedded system Yang Tianchi Jin Liang Wang Tianpeng (Universit y of I nf ormation Engineering ,Zhengz hou 450002,China ) Abstract Proper power management mechanism is important when designing embedded system.It is helpful to reduce power consumption and improve performance.This low power model adopt s five 2layer architecture ,which are hardware platform ,driver layer ,operating system ,power manage mechanism and application program.Dynamic power management (DPM )technology is also introduced to solve the problem of power consumption.The experiment on embedded system demonstrates t hat this power management mechanism is feasible.K ey w ords embedded system low power design dynamic power management PXA255 3基金项目:河南人才创新基金(0421000100) 1 引 言 随着嵌入式系统的发展以及应用面的不断扩展,功耗控制是系统设计中必不可少的组成部分。如何最大限度的降低系统功耗、减少不必要的能源损失、延长电池使用时间已经成为嵌入式系统特别是便携式系统设计中研究的热点问题。系统的低功耗设计,并非是某一方面、某一角度的解决方案,而应当从系统级的设计考虑功耗的节省,是一个硬件设计与软件控制相互结合的协调过程。 2 低功耗电路模型 低功耗设计对于无线设备、PDA 等便携式设备的实际应用具有重要的意义。低功耗元件的发展和系统设计的进步使得通用计算技术可以用到表、无线电话、 PDA 和桌面计算机中。在这些系统中的电源管理技 术传统上集中在休眠模式和设备能源管理这2个方面上[1]。但是,这样的电源管理缺乏直观性和灵活性,而且功耗的降低,并非单独软件、硬件单方面可以解决的[2],因此设计并建立如图1所示的系统低功耗设计模型。整个模型由硬件平台,驱动层,操作系统层,电源管理机制层和应用程序五个部分组成。 2.1 硬件平台 几乎所有系统功耗都集中于硬件平台,因此降低硬件平台的功耗是实现低功耗的基本所在。公式(1)为系统功耗的表达式: P ∞CV 2 f (1) 式中:C 是负载电容,V 是器件电压,f 是工作频率[3]。系统功耗同负载电容、器件电压平方以及工作频率成正比。因此,硬件平台设计多选用低电压,电压、频率可调器件,以及采用SOC 设计来进一步降低功耗[4,5]。另外,模式可控器件在空闲状态消耗的能量为运行状
降低功耗的方法：软件和硬件两方面。 1 硬件设计 1.1 选用尽量简单的CPU内核。 单片机的运行速度越快，功耗越大。复杂的CPU内部集成度高，工功能亲强大，但片内晶体管多。漏电电流过大。 1.2选用低电压系统 低电压供电系统可以降低系统的工作电流，从而降低功耗。 1.3 选择带有低功耗模式的系统 1.4 选择合适的时钟方案 1）系统总线频率尽量低。 单片机内部总电流消耗分为：运行电流和漏电流。 单片机集成度越高环境温度越高，漏电流越大。 单片机的运行电流几乎和他的时钟频率成正比。所以子啊满足系统要求的前提下时钟频率尽量小。 2）时钟设计方案 是否使用锁相环。使用内部晶振还是外部晶振。单片机时钟频率可以由软件控制。单片机使用外部较低的振荡器，通过软件控制，系统可以在一个很大的范围内部调整，得到较高的总线时钟。使用外部晶振且不使用锁相环是功耗最小的一种。 可以根据系统需求使用双时钟：一个高速时钟一个低速时钟。处理事件时使用高速时钟，空闲时使用低速时钟。可以有有效降低功耗。
2 应用软件设计 2.1 中断代替查询服务。中断方式CPU在无任务是可进入待机模式。而查询模式CPU必须不断地访问IO口，故功耗较大。 2.2 用宏代替用子程序。调用子程序需要在RAM中进行入栈出栈的操作，带来不必要的功耗。宏在编译时展开，程序顺序执行，功耗低。但代码量大。 2.3 减少CPU的运算量 1）用查表的方法代替实时计算。 2）避免计算过程中的过度运算。 3）尽量使用短的数据类型。 2.4 让IO口间歇运行。不用的IO口设置成输入或输出，用上拉电阻拉高。 低功耗动态时钟实现 MSP430基础时钟模块包含以下3个时钟输入源。 1)LFXT1CLK 低频时钟源：由LFXT1振荡器产生(如图2所示)。通过软件将状态寄存器中OSCOff复位后，LFXT1开始工作，即系统采用低频工作。如果LFXT1CLK没有用作SMCLK或MCLK信号，则可以用软件将OSCOff置位，禁止LFXT1工作。 2)XT2CLK高频时钟源：由XT2振荡器产生。它产生时钟信号XT2CLK，其工作特性与LFXT1振荡器工作在高频模式时类似。可简单地通过软件设置XT2振荡器是否工作，当XT2CLK没有用作SMCLK或
https://www.doczj.com/doc/0d12666299.html,/inform ation/snug/2009/low-power-impleme ntation-flow-based-ieee1801-upf 基于IEEE1801(UPF)标准的低功耗设计实现流程 Low-power Implementation Flow Based IEEE1801 (UPF) 郭军, 廖水清, 张剑景 华为通信技术有限公司 jguo@https://www.doczj.com/doc/0d12666299.html, liaoshuiqing@https://www.doczj.com/doc/0d12666299.html, zhangjianjing@https://www.doczj.com/doc/0d12666299.html, Abstract Power consumption is becoming an increasingly important aspect of ASIC design. There are several different approaches that can be used to reduce power. However, it is important to use these low-power technology more effectively in IC design implementation and verification flow. In our latest low-power chip, we completed full implementation and verification flow from RTL to GDSII successfully and effectively by adopting IEEE1801 Unified Power Format (UPF). This paper will focus on UPF application in design implementation with Synopsys low power solution. It will highlight that how to describe our low-power intent using UPF and how to complete the design flow. This paper first illustrates current low-power methodology and UPF?s concept. Then, it discussed UPF application in detail. Finally, it gives our conclusion. Key words: IEEE1801, UPF, Low-Power, Shut-Down, Power Gating, Isolation, IC-Compiler 摘要
嵌入式系统中的低功耗设计 2008-12-31 18:19:55 作者：电子之都来源：电子之都浏览次数：59 网友评论 0 条 经过近几年的快速发展，嵌入式系统（Embedded system）已经成为电子信息产业中最具增长力的一个分支。随着手机、PDA、GPS、机顶盒等新兴产品的大量应用，嵌入式系统的市场正在以每年30%的速度递增（IDC预测），嵌入式系统的设计也成为软硬件工程师越来越关心的话题。 在嵌入式系统的设计中，低功耗设计（Low-Power Design）是许多设计人员必须面对的问题，其原因在于嵌入式系统被广泛应用于便携式和移动性较强的产品中去，而这些产品不是一直都有充足的电源供应，往往是靠电池来供电，所以设计人员从每一个细节来考虑降低功率消耗，从而尽可能地延长电池使用时间。事实上，从全局来考虑低功耗设计已经成为了一个越来越迫切的问题。 那么,我们应该从哪些方面来考虑低功耗设计呢？笔者认为应从以下几方面综合考虑： 1.处理器的选择 2.接口驱动电路设计 3.动态电源管理 4.电源供给电路的选择 下面我们分别进行讨论： 一、处理器的选择 我们对一个嵌入式系统的选型往往是从其CPU和操作系统（OS）开始的，一旦这两者选定，整个大的系统框架便选定了。我们在选择一个CPU的时候，一般更注意其性能的优劣（比如时钟频率等）及所提供的接口和功能的多少，往往忽视其功耗特性。但是因为CPU 是嵌入式系统功率消耗的主要来源---对于手持设备来讲，它几乎占据了除显示屏以外的整
个系统功耗的一半以上（视系统具体情况而定），所以选择合适的CPU对于最后的系统功耗大小有举足轻重的影响。 一般的情况下，我们是在CPU的性能（Performance）和功耗（Power Consumption）方面进行比较和选择。通常可以采用每执行1M次指令所消耗的能量来进行衡量，即Watt/M IPS。但是，这仅仅是一个参考指标，实际上各个CPU的体系结构相差很大，衡量性能的方式也不尽相同，所以，我们还应该进一步分析一些细节。 我们把CPU的功率消耗分为两大部分：内核消耗功率PCORE和外部接口控制器消耗功率PI/O，总的功率等于两者之和，即P=PCORE+PI/O。对于PCORE，关键在于其供电电压和时钟频率的高低；对于PI/O来讲，除了留意各个专门I/O控制器的功耗外，还必须关注地址和数据总线宽度。下面对两者分别进行讨论： 1、CPU供电电压和时钟频率 我们知道，在数字集成电路设计中，CMOS电路的静态功耗很低，与其动态功耗相比基本可以忽略不计，故暂不考虑。其动态功耗计算公式为： Pd=CTV2f 式中，Pd---CMOS芯片的动态功耗 CT----CMOS芯片的负载电容 V----CMOS芯片的工作电压 f-----CMOS芯片的工作频率 由上式可知，CMOS电路中的功率消耗是与电路的开关频率呈线性关系，与供电电压呈二次平方关系。对于一颗CPU来讲，Vcore电压越高，时钟频率越快，则功率消耗越大。所以，在能够满足功能正常的前提下，尽可能选择低电压工作的CPU能够在总体功耗方面得到
基于MSP430的极低功耗系统设计 摘要：MSP430是TI公司出品的一款强大的16位单片机，其显著特点是具有极低的功耗。本文对构造以MSP430为基础极低功耗系统作为有益的探讨，对于设计各种便携式设备都具有较高的参考价值。 对于一个数字系统而言，其功耗大致满足以下公式：P=CV2f，其中C为系统的负载电容，V为电源电压，f为系统工作频率。由此可见，功耗与电源电压的平方成正比，因此电源电压对系统的功耗影响最大，其次是工作频率，再就是负载电容。负载电容对设计人员而言，一般是不可控的，因此设计一个低功耗系统，应该考虑到不影响系统性能前提下，尽可能地降低电源的电压和使用低频率的时钟。下面对TI公司新出MSP430来具体探讨这个问题。 MSP430具有工业级16位RISC，其I/O和CPU可以运行在不的时钟下。CPU功耗可以通过开关状态寄存器的控制位来控制：正常运行时电流160μA,备用时为0.1μA，功耗低，为设计低功耗系统提供了有利的条件。 图1是我们设计的以MSP430为CPU的“精密温度测试仪”（下面简称测试仪）。该产品使用电池供电，体积小巧，携带方便。 在使用时应该尽可能地选择最低的电源电压。对于MSP430而言，可用的最低电压是很低的，最低可达1.8V。我们使用TI公司推荐使用的3V。通常的电源只提供5V电压，因此，需要将5V电压由一个3V的稳压管降压后给CPU供电，也可以直接锂电池供电。3V不是标准的TTL电平，因此，在使用时需要用接口电路使CPU的非TTL标准电平能与TTL标准电平的器件连接。这些接口电路应该也是低功耗的，否则会造成一方面使用低电压降低了功耗，另一个方面使用额外的接口电路又增加了系统的功耗。或者直接使用支持3V电压的外围芯片。图1 （2）时钟频率 从低功耗的角度看，需要较低的频率，但是在实时应用中为了快速响应外部事件
MCU低功耗的三种实现方法 MCU低功耗的三种实现方法 近年消费性电子商品与计算机产品隔阂日小，从最现实的角度来看，智慧生活的抬头、让消费性电子产品功能需求越来越高、设计越来越复杂，在在制造了品牌商不得不采用低功秏MCU的契机。为了让控制器的耗电量达到最低。达成的方式大概有以下三种：降低工作模式时的功秏、减少休眠模式的功秏、以及缩短由休眠到工作的唤醒时间。 工作模式时的功秏减低是最先被克服的任务，目前推出低功秏MCU的厂商多半已经做到。其中最大眉角在于，必须利用较低的系统频率或运行电压来节省功耗，但是不可以影响到产品的效能。整合电源管理是一个不错的方法，在此领域有着墨的厂商如TI，ST，Silicon Labs都有相应措施。Silicon Labs微控制器产品营销总监Mike Salas表示，整合专有的DC-DC转换器，可以让运作模式的操作电压降至0.9V，原本必须使用2颗电池才能操作、也可因此而只要1颗就能使用相同功能。 而休眠模式的功秏控制，业界的共识可分成两方向：向下压低休眠时的最低功秏，以及，提供不同等级的待机模式。意法半导体大中华暨南亚区产品营销经理杨正廉说，现在的低功耗MCU可以针对不同的省电模式进行动态调整，依据使用状况不同，自动关闭不需要的功能，至低的功耗仅0.27A，几乎是个电表无法侦测出来的数字。 从终端产品的角度看，需要低功秏MCU，许多是属于长时间休眠状态、但是只要需要工作，就必须迅速站上岗位开始运作，最简单的例子就是烟雾
侦测器。从MCU本身的设计来看，从休眠到运作的转换时间如果太长，等于白白浪费了等候期间的电流损耗。所以，要从低功耗到超低功耗，一分一秒都得锱铢必较。 Mike Salas强调，降低功秏的三项要素都很重要，但最重要的事情是齐头并进才能集其大成。杨正廉也说，休眠时保持超低功耗固然重要，但在此之外，也务求迅速唤醒、以最低功秏完成工作后，再以最快速度回归休眠状态；才能将整体系统层级的功耗降到最低。
随着半导体工艺的飞速发展和芯片工作频率的提高，芯片的功耗迅速增加，而功耗增加又将导致芯片发热量的增大和可靠性的下降。因此，功耗已经成为深亚微米集成电路设计中的一个非常重要的考虑因素。为了使产品更具有竞争力，工业界对芯片设计的要求已从单纯的追求高性能、小面积，转换为对性能、面积、功耗的综合要求。微处理器作为数字系统的核心部件，其低功耗设计对降低整个系统的功耗具有非常重要的意义。 本文首先介绍了微处理器的功耗来源，重点介绍了常用的低功耗设计技术，并对今后低功耗微处理器设计的研究方向进行了展望。 1 微处理器的功耗来源 研究微处理器的低功耗设计技术，首先必须了解其功耗来源。高层次仿真得出的结论如图1所示。 从图1中可以看出，时钟单元(Clock)功耗最高，因为时钟单元有时钟发生器、时钟驱动、时钟树和钟控单元的时钟负载;数据通路(Datapath)是仅次于时钟单元的部分，其功耗主要来自运算单元、总线和寄存器堆。除了上述两部分，还有存储单元(Mem ory)，控制部分和输入/输出 (Control，I/O)。存储单元的功耗与容量相关。 如图2所示，C MOS电路功耗主要由3部分组成：电路电容充放电引起的动态功耗，结反偏时漏电流引起的功耗和短路电流引起的功耗。其中，动态功耗是最主要的，占了总功耗的90%以上，表达式如下： 式中：f为时钟频率，C1为节点电容，α为节点的翻转概率，Vdd为工作电压。
2 常用的低功耗设计技术 低功耗设计足一个复杂的综合性课题。就流程而言，包括功耗建模、评估以及优化等;就设计抽象层次而言，包括自系统级至版图级的所有抽象层次。同时，功耗优化与系统速度和面积等指标的优化密切相关，需要折中考虑。下面讨论常用的低功耗设计技术。 2.1 动态电压调节 由式(1)可知，动态功耗与工作电压的平方成正比，功耗将随着工作电压的降低以二次方的速度降低，因此降低工作电压是降低功耗的有力措施。但是，仅仅降低工作电压会导致传播延迟加大，执行时间变长。然而，系统负载是随时间变化的，因此并不需要微处理器所有时刻都保持高性能。动态电压调节DVS (Dynarnic Voltage Scaling)技术降低功耗的主要思路是根据芯片工作状态改变功耗管理模式，从而在保证性能的基础上降低功耗。在不同模式下，工作电压可以进行调整。为了精确地控制DVS，需要采用电压调度模块来实时改变工作电压，电压调度模块通过分析当前和过去状态下系统工作情况的不同来预测电路的工作负荷。 2.2 门控时钟和可变频率时钟 如图1所示，在微处理器中，很大一部分功耗来自时钟。时钟是惟一在所有时间都充放电的信号，而且很多情况下引起不必要的门的翻转，因此降低时钟的开关活动性将对降低整个系统的功耗产牛很大的影响。门控时钟包括门控逻辑模块时钟和门控寄存器时钟。门控逻辑模块时钟对时钟网络进行划分，如果在当前的时钟周期内，系统没有用到某些逻辑模块，则暂时切断这些模块的时钟信号，从而明显地降低开关功耗。图3为采用“与”门实现的时钟控制电路。门控寄存器时钟的原理是当寄存器保持数据时，关闭寄存器时钟，以降低功耗。然而，门控时钟易引起毛刺，必须对信号的时序加以严格限制，并对其进行仔细的时序验证。 另一种常用的时钟技术就是可变频率时钟。根据系统性能要求，配置适当的时钟频率，避免不必要的功耗。门控时钟实际上是可变频率时钟的一种极限情况(即只有零和最高频率两种值)，因此，可变频率时钟比门控时钟技术更加有效，但需要系统内嵌时钟产生模块PLL，增加了设计复杂度。去年Intel公司推出的采用先进动态功耗控制技术的Montecito处理器，就利用了变频时钟系统。该芯片内嵌一个高精度数字电流表，利用封装上的微小电压降计算总电流;通过内嵌的一个32位微处理器来调整主频，达到64级动态功耗调整的目的，大大降低了功耗。
单片机MSP430的极低功耗系统设计
三、低功耗技术 1. 功耗分析 （1）由于电容的充放电引起的动态功耗 V DD C l i VDD v out 图（20）充放电转换图 如图（20）所示：PMOS 管向电容L C 充电时，电容的电压从0上升到DD V ,而这些能量来 自于电源。一部分能量消耗在PMOS 管上，而剩余的则保存在电容里。从高电压向低转换的过程中，电容放电，电容中储存的能量消耗在NMOS 管上。 我们来推导一下：考虑从低电压转换到高电压的情况，NMOS 和PMOS 不同时导通。在转换过程中电源提供的能量为C E ,而是转换后储存在电容里的能量。 ???====∞∞VDD DD L out DD L out L DD VDD VDD V C dv V C dt dt dv C V dt t i E 0 002)( ???====∞∞VDD DD L out out L out out L out VDD C V C dv v C dt v dt dv C dt v t i E 02002 )( 这两个等式说明电源提供的能量只有一半储存在电容里。另一半被PMOS 管消耗掉了。 为了计算总体能量消耗，我们不得不考虑器件的翻转。如果门每秒钟翻转10?→? f 次，那么 102 ?→?=f V C P DD L dyn 10?→?f 表示能量消耗的翻转频率。 随着数字电路集成度的提高，能量问题将成为人们关注的焦点。从以上分析看出，dyn P 跟电源电压的平方成正比，因此降低供电电压对降低功耗有非常显著的意义。 但是，降低供电电压对电路性能有一定的影响，这时我们可以考虑减小有效电容和减少翻转率。电容主要是由于晶体管的门和扩散电容引起的，因此降低由于电容的充放电引起的动态功耗方法之一是将晶体管设计得尽可能小，这种方法同样对提高电路的性能有很大的帮助。
数字集成电路低功耗物理实现技术与UPF 孙轶群sun.yiqun@https://www.doczj.com/doc/0d12666299.html, 国民技术股份有限公司 Nationz Technologies Inc 摘要 本文从CMOS电路功耗原理入手，针对不同工艺尺寸下数字集成电路的低功耗物理实现方法进行描述，并着重描述了Synopsys UPF（Unified Power Format）对低功耗设计的描述方法。UPF是Synopsys公司提出的一种对芯片中电源域设计进行约束的文件格式。通过与UPF 格式匹配的Liberty文件，UPF约束文件可以被整套Galaxy物理实现平台的任何一个环节直接使用，并将设计者的电源设计约束传递给设计工具，由工具完成设计的实现工作，从而实现整套数字集成电路低功耗物理实现的流程。 1.0 概述 本文从数字集成电路低功耗设计原理下手，对设计中低功耗的实现技术进行描述，包括完成低功耗设计需要的库资料以及常用EDA工具对低功耗技术实现的方法。 2.0 CMOS电路的低功耗设计原理 CMOS电路功耗主要分3种，静态功耗主要与工艺以及电路结构相关，短路电流功耗主要与驱动电压、p-MOS和n-MOS同时打开时产生的最大电流、翻转频率以及上升、下降时间有关，开关电流功耗主要与负载电容、驱动电压、翻转频率有关。做低功耗设计，就必须从这些影响功耗的因素下手。 3.0 低功耗设计手段及Library需求 低功耗的设计手段较为复杂，但对于不同的设计，或者不同的工艺，实现的方法却各不相同。 3.1 0.18um及以上工艺 0.18um及以上工艺，在低功耗设计手段上较为有限，主要原因在于，静态功耗很小，基本不用关心。 动态功耗方面，主要的功耗来自于Switching Power，即与负载电容、电压以及工作中的信号翻转频率相关。 减小负载电容，就必须在设计上下功夫，减少电路规模。减少信号翻转频率，除了降低时钟频率外，只有在设计上考虑，能不翻转的信号就不翻转。至于电压，由于0.18um及以上工艺的阈值电压有一定的限制，因此，供电电压降低，势必影响工作频率。 一般说来，在0.18um工艺下设计电路，主要有以下几种对低功耗设计的考虑。 3.1.1 静态功耗可以忽略 根据现有项目经验可知，利用0.18um工艺Standard Cell设计出来的某芯片，数字逻辑加上Ram和Rom约40万门的电路，在完全静止的状态下，功耗约200uA左右（实测数据为400uA 左右，包括了50uA Flash，30uA的PHY，113uA的VR，其他模拟部分漏电不大，因此这里估算为200uA）。这样的功耗，我们是可以接受的。如果非要减少静态功耗，则可以参照90nm工艺的设计思路，专门设计高阈值电压的MOSFET，或者专门设计切断电源所需的元件，但由此带来设计的复杂性，对0.18um工艺的影响还是很大的。如果设计规模没有那么大，且可以满足应用，往往还是可以忽略这个结果的。 3.1.2 时钟门控减小不必要的动态功耗 在寄存器的电路设计中，时钟输入端都会有一个反向器负载，就算输入端不发生变化，时钟的变化也会造成该反向器的变化，由此产生动态功耗。因此在如果该寄存器输入在某种条件下等于输出（即输出保持）时，可以将时钟门控住，以减少无效的时钟翻转。 时钟门控的实现原理如下图所示：