Dsp2812芯片管脚说明
图1-3 176引脚LQFP封装顶视图
图1-4 128引脚PBK封装顶视图
表1-2 引脚功能和信号情况?
JTAG和其他信号
通用输入/输出（GPIO）或外围信号GPIOA或EVA信号
GPIOD或EVB信号
注：?除了TDO，CLKOUT，XF，XINTF，EMU0及EMU1引脚之外，所有引脚的输出缓冲器驱动能力（有输出功能的）典型值是4mA。
??I：输入；O：输出；Z：高阻态。???PU：引脚有上拉功能；PD：引脚有下拉功能。
一、外文资料译文： Cyclone II器件系列简介 关键词：cyclone II器件；特点；简介； 在非常成功的第一代Cyclone器件系列之后，Altera的Cyclone II FPGA系列扩大低成本的FPGA的密度，最多达68，416个逻辑单元（LE），提供622个可用的输入/输出引脚和1.1M比特的嵌入式寄存器。Cyclone II器件的制造基于300毫米晶圆，采用台积电90nm、低K值电介质工艺，这种工艺技术是使用低绝缘体过程以确保了快速有效性和低成本。通过使硅片面积最小化，Cyclone II器件可以在单芯片上支持复杂的数字系统，而在成本上则可以和ASIC竞争。不像其他用电力功耗和性能来换取低成本的FPGA卖主，Altera 最新一代低价位的FPGA——cyclone II FPGA系列，和同类90nmFPGA器件相比，它提高了百分之六十的性能和降低了一半的功耗。低成本和优化特征使Cyclone II FPGA系列为各种各样的汽车、消费、通讯、视频处理、测试与测量、和其他最终市场提供理想的解决方案。在https://www.doczj.com/doc/0517821794.html,参考设计、系统图,和IP,使用cyclone II FPGA系列可以帮助你迅速实现最总市场方案开发。 低成本的嵌入式解决方案 Cyclone II 器件支持Nio s II 嵌入式处理器，能够自己完成自定义的嵌入式处理器。Cyclone II器件还能够扩展各种外部存储器和I/O口或者嵌入式处理器的性能。单个或多个NiosII嵌入式系统中嵌入式处理器也可以设计成cyclone II设备以提供一些额外的同时处理的能力或者甚至取代已经在你的系统中存在的嵌入式处理器。使用cyclone II和nios II 能够拥有成本低和高性能处理方案的共同特点，和普通的产品相比，这个特点能够延长你的产品的生命周期,提高产品进入市场的时间。 低成本DSP方案 单独使用cycloneII FPGA 系列或者或者作为数字信号处理(DSP)协处理器以提高数字信号处理（DSP）应用的性价比。，你用以下cyclone II的特点和设计支持可以实现高性能低成本DSP系统： ■150个18 × 18 乘法器 ■ 1.1 M比特的片内嵌入式存储器 ■高速的外部寄存器接口 ■数据处理的知识产权核
12345 6 78 9 10 11 12 13 14 74LS00 1A 1B 1Y 2A 2B 2Y GND 3Y 3A 4Y 4B 4A Vcc 3B 2输入四与非门 74LS00 1 2 3 4 5678 9 10 11 12 13 14 74LS02 1A 1B 1Y 2A 2B 2Y GND 3Y 3A 4Y 4B 4A Vcc 3B 二输入四或非门 74LS02 六反相器 74LS04 1 2 3 4 5678 9 10 11 12 13 14 74LS10 1B 1Y 1A 2A 3B 2B GND 2Y 2C 3Y 3C 3A Vcc 1C 三输入三与非门 74LS10 1 2 3 4 5678 9 10 11 12 13 14 74LS20 1B 2C 1A NC 2B 1C GND 1Y 1D 2Y NC 2A Vcc 2D 四输入二与非门 74LS20 4线-10线译码器 74LS42 1234 5 6789 10 11 12 13 14 15 16 74LS48 B C LT BI/RBO RBI D A GND e d c b a g f Vcc BCD-七段译码器/驱动器 74LS48 12 345678 9 10 11 12 13 14 74LS74 1CLR 1D 1CLK 1PR 1Q GND 2Q 2PR 2CLK 2D 2CLR Vcc 2Q 正沿触发双D 型触发器 74LS74 双J-K 触发器 74LS76 二输入四异或门 74LS86 常用集成电路管脚图（一） 4位移位寄存器 74LS95 负沿触发双J-K 触发器 74LS112
元器件封装及基本管脚定义说明 以下收录说明的元件为常规元件 A: 零件封装是指实际零件焊接到电路板时所指示的外观和焊点的位置。包括了实际元件的外型尺寸，所占空间位置，各管脚之间的间距等，是纯粹的空间概念。因此不同的元件可共用同一零件封装，同种元件也可有不同的零件封装. 普通的元件封装有针脚式封装(DIP与表面贴片式封装(SMD两大类. (像电阻，有传统的针脚式，这种元件体积较大，电路板必须钻孔才能安置元件，完成钻孔后，插入元件，再过锡炉或喷锡（也可手焊），成本较高，较新的设计都是采用体积小的表面贴片式元件（SMD ）这种元件不必钻孔，用钢膜将半熔状锡膏倒入电路板，再把SMD 元件放上，即可焊接在电路板上了。 元件按电气性能分类为:电阻, 电容(有极性, 无极性, 电感, 晶体管(二极管, 三极管, 集成电路IC, 端口(输入输出端口, 连接器, 插槽, 开关系列, 晶振,OTHER(显示器件, 蜂鸣器, 传感器, 扬声器, 受话器 1. 电阻: I.直插式 [1/20W 1/16W 1/10W 1/8W 1/4W] AXIAL0.3 0.4 II. 贴片式 [0201 0402 0603 0805 1206] 贴片电阻 0603表示的是封装尺寸与具体阻值没有关系 但封装尺寸与功率有关通常来说 0201 1/20W 0402 1/16W 0603 1/10W
0805 1/8W 1206 1/4W 电容电阻外形尺寸与封装的对应关系是: 0402=1.0x0.5 0603=1.6x0.8 0805=2.0x1.2 1206=3.2x1.6 1210=3.2x2.5 1812=4.5x3.2 2225=5.6x6.5 III. 整合式 [0402 0603 4合一或8合一排阻] IIII. 可调式[VR1~VR5] 2. 电容: I.无极性电容[0402 0603 0805 1206 1210 1812 2225] II. 有极性电容分两种: 电解电容 [一般为铝电解电容, 分为DIP 与SMD 两种] 钽电容 [为SMD 型: A TYPE (3216 10V B TYPE (3528 16V C TYPE (6032 25V D TYP E (7343 35V] 3. 电感: I.DIP型电感 II.SMD 型电感
Cyclone III 的配置 全文翻译自Altera公司Cyclone III的器件手册。 所有表格与图标标号与手册原文一致，以便于查对。 出于个人需要，仅翻译了AS与JTAG配置两部分，且仅都配置一片FPGA芯片。
可以通过压缩数据的方法以节约存储空间，并节省程序load时间（page 220）； 9通过Remote System Upgrade方式可以减少新产品面市的时间（page 221）； 9AS Configuration（Serial Configuration Devices） ?表10-6显示的是对各种配置电平来说，MSELx管脚的接法 ?单一器件配置 四个接口管脚包含了串口时钟（DCLK），串行数据输出（DATA），AS 数据输入（ASDI），以及低电平有效的片选信号（nCS）。 注： 1)上拉一个电阻，连接到该管脚所在的bank的VCCIO； 2)Cyclone III器件通过DATA[1]-to-ASDI路径控制配置芯片； 3)nCEO管脚浮空，或者当没有连接到另一个器件的nCE管脚时，可以当作通用IO使用； 4)MSEL管脚的设置，用于选择不同的电平标准和不同的POR时间；参考表10-6，选择
接法； 5)这些是复用管脚。FLASH_nCE管脚在AS配置电路图中当作nCSO功能使用，DATA[1] 管脚当作ASDO功能使用； 6)这些串接的电阻尽可能靠近配置芯片 当连接一个配置芯片到Cyclone III器件时，DATA[0]管脚必须串一个电阻，并应接近配置芯片。 配置器件和Cyclone III芯片间连线的长度应符合表10-8所推荐的值。 当选择AS配置方式的时候，BAMK 1的IO电压必须是3.3，3.0或2.5。 上电以后，CIII器件有一个POR时间的延迟，在此期间，nSTATUS和CONF_DONE 会一直为低，所有的IO也都是三态输出。 芯片配置的三个阶段分别是复位，配置和初始化。当nCONFIG或者nSTATUS为低，芯片处于复位状态，经过POR时间后，CIII释放nSTATUS，进入配置模式。（为开始配置，所有配置管脚和JTAG管脚所在的BANK的VCCINT，VCCA和VCCIO必须成功上电）。 CIII器件生成的串口时钟(DCLK)控制整个配置周期并为串口提供时序。CIII利用每步40MHz的晶振生成DCLK。 在AS配置模式下，配置芯片在DCLK的上升沿锁存输入和控制信号，并在下降沿送出数据；而CIII会在DCLK的下降沿发出控制信号并在DCLK的下降沿锁存配置数据。 CIII接收完所有的配置信息后，释放开环输出的CONF_DONE。只有当CONF_DONE 变成高电平时，CIII才开始初始化。 如果在配置期间出现了错误，CIII会将nSTATUS信号拉低，表示有一个数据帧错误，CONF_DONE信号保持为低。如果Auto-restart configuration after error 选项选中的话，CIII 会复位配置信号，通过向FLASH_NCE发一个脉冲，经过复位时间后释放nSTATUS的状态（最大230us）。
全新IC手 册 珍藏版 汇佳技术咨询部
目录 AN5071……………………………………AN51 95B…………………………………AN5199……………………………………AN52 65………………………………AN5274………………………………AN5277………………………………AN5521………………………………AN5534………………………………AN5539………………………………AN5891………………………………AT24C04……………………………AT24C08……………………………CCFZ3005……………………………CTV222S……………………………DBL2044……………………………DDP3310B……………………………DPTV-3D……………………………DPTV-DX……………………………DPTV-IX……………………………GAL16V8C……………………………HEF4052……………………………HL4066………………………………
IS42G32256-8PQ……………………KA2107………………………………KA2500………………………………KA5Q1265RF…………………………KA5Q1565RF…………………………KA7631………………………………KS88C8424/32/P84 32………………L78MR05……………………………LA4285………………………………LA75665……………………………LA76810……………………………LA76832……………………………LA7830………………………………LA7838………………………………LA7840………………………………LA7846………………………………LA7910………………………………LA7954…………………………………LA86C3348A……………………………LM1269…………………………………LM324…………………………………LV1116……………………………………M3 400N4………………………………M37225ECSP……………………………
Cyclone? III Device Schematic Review Worksheet This document is intended to help you review your schematic and compare the pin usage against the Cyclone III Device Family Pin Connection Guidelines (PDF) version 1.1 and other referenced literature for this device family. The technical content is divided into focus areas such as FPGA power supplies, configuration, FPGA I/O, and external memory interfaces. Within each focus area, there is a table that contains the voltage or pin name for all of the dedicated and dual purpose pins for the device family. In some cases, the device density and package combination may not include some of the pins shown in this worksheet, you should cross reference with the pin-out file for your specific device. Links to the device pin-out files are provided at the top of each section. Before you begin using this worksheet to review your schematic and commit to board layout, Altera highly recommends: 1) Review the latest version of the Cyclone III Device Errata Sheet (PDF) and the Knowledge Database for Cyclone III Device Known Issues and Cyclone III Device Handbook Known Issues. 2) Compile your design in the Quartus? II software to completion. For example, there are many I/O related placement restrictions and VCCIO requirements for the I/O standards used in the device. If you do not have a complete project, then at a minimum a top level project should be used with all I/O pins defined, placed, and apply all of the configurable options that you plan to use. All I/O related megafunctions should also be included in the minimal project, including, but not limited to, external memory interfaces, PLLs, altlvds, and altddio. The I/O Analysis tool in the Pin Planner can then be used on the minimal project to validate the pinout in Quartus II software to assure there are no conflicts with the device rules and guidelines. When using the I/O Analysis tool you must ensure there are no errors with your pinout. Additionally, you should check all warning and critical warning messages to evaluate their impact on your design. You can right click your mouse over any warning or critical warning message and select “Help”. This will bring open a new H elp window with further information on the cause of the warning, and the action that is required.
常用电子器件管脚排列图 附录1 逻辑符号对照示例 附录表1.1 逻辑非、逻辑极性符号对照示例（以反相器为例） 附录表1.2 几种常用逻辑门的逻辑符号比较示例 附录表1.3 逻辑符号、框图、管脚排列比较示列（以74HC390为例）
附录2 集成电路 1. 集成电路命名方法 集成电路命名方法见附录表2.1 附录表2.1 国产半导体集成电路型号命名法（GB3430-82） 2．集成电路介绍 集成电路IC 是封在单个封装件中的一组互连电路。装在陶瓷衬底上的分立元件或电路有时还和单个集成电路连在一起，称为混合集成电路。把全部元件和电路成型在单片晶体硅材料上称单片集成电路。单片集成电路现在已成为最普及的集成电路形式，它可以封装成各种类型的固态器件，也可以封装成特殊的集成电路。 通用集成电路分为模拟(线性)和数字两大类。模拟电路根据输入的各种电平，在输出端产生各种相应的电平；而数字电路是开关器件，以规定的电平响应导通和截止。有时候集成电路标有LM (线性类型) 或DM(数字类型)符号。 集成电路都有二或三个电源接线端：用CC V 、DD V 、SS V 、V +、V -或GND 来表示。这是一般应用所需要的。 双列直插式是集成电路最通用的封装形式。 其引脚标记有半圆形豁口、标志线、标志圆点 等，一般由半圆形豁口就可以确定各引脚的位置。 双列直插式的引脚排列图如附录图2.1所示。 3．使用TFL 集成电路与CMOS 集成电路的注意事项 (1) 使用TYL 集成电路注意事项 ① TYL 集成电路的电源电压不能高于V 5.5+。 使用时，不能将电源与地颠倒错接，否则将会因为过大电流而造成器件损坏。 附录图 2.1双列直插式集成电路的引脚排列
A、常用芯片封装介绍 来源：互联网作者： 关键字：芯片封装 1、BGA 封装(ball grid array) 球形触点陈列，表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配 LSI 芯片，然后用模压树脂或灌封方法进行密封。也称为凸点陈列载体(PAC)。引脚可超过200，是多引脚 LSI 用的一种封装。封装本体也可做得比 QFP(四侧引脚扁平封装)小。例如，引脚中心距为 1.5mm 的360 引脚 BGA 仅为31mm 见方;而引脚中心距为0.5mm 的304 引脚 QFP 为 40mm 见方。而且 BGA 不用担心 QFP 那样的引脚变形问题。该封装是美国 Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有可能在个人计算机中普及。最初，BGA 的引脚(凸点)中心距为 1.5mm，引脚数为225。现在也有一些 LSI 厂家正在开发500 引脚的 BGA。 BGA 的问题是回流焊后的外观检查。 现在尚不清楚是否有效的外观检查方法。有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。美国 Motorola 公司把用模压树脂密封的封装称为 OMPAC，而把灌封方法密封的封装称为 GPAC(见 OMPAC 和 GPAC)。 2、BQFP 封装(quad flat package with bumper) 带缓冲垫的四侧引脚扁平封装。QFP 封装之一，在封装本体的四个角设置突起(缓冲垫) 以防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和 ASIC 等电路中采用此封装。引脚中心距0.635mm，引脚数从84 到196 左右(见 QFP)。
集成电路IC常识 中国半导体器件型号命名方法 第一部分：用数字表示半导体器件有效电极数目。 第二部分：用汉语拼音字母表示半导体器件的材料和极性 第三部分：用汉语拼音字母表示半导体器件的内型。 第四部分：用数字表示序号 第五部分：用汉语拼音字母表示规格号 日本半导体分立器件型号命名方法 第一部分：用数字表示器件有效电极数目或类型。 第二部分：日本电子工业协会JEIA注册标志。 第三部分：用字母表示器件使用材料极性和类型。 第四部分：用数字表示在日本电子工业协会JEIA登记的顺序号。 第五部分：用字母表示同一型号的改进型产品标志。 集成电路(IC)型号命名方法/规则/标准 原部标规定的命名方法X XXXXX 电路类型电路系列和电路规格符号电路封装T：TTL；品种序号码（拼音字母）A：陶瓷扁平； H：HTTL；（三位数字） B ：塑料扁平； E：ECL； C：陶瓷双列直插； I：I-L； D：塑料双列直插； P：PMOS； Y：金属圆壳； N：NMOS； F：金属菱形； F：线性放大器； W：集成稳压器； J：接口电路。 原国标规定的命名方法CXXXXX中国制造器件类型器件系列和工作温度范围器件封装符号 T：TTL；品种代号C：（0-70）℃；W：陶瓷扁平； H：HTTL；（器件序号）E ：（-40~85）℃；B：塑料扁平； E：ECL； R：（-55~85）℃；F：全密封扁平； C：CMOS； M：（-55~125）℃；D：陶瓷双列直插； F：线性放大器； P：塑料双列直插； D：音响、电视电路； J：黑瓷双理直插； W：稳压器； K：金属菱形； J：接口电路； T：金属圆壳； B：非线性电路； M：存储器； U：微机电路；其中，TTL中标准系列为CT1000系列；H 系列为CT2000系列；S系列为CT3000系列；LS系列为CT4000系列； 原部标规定的命名方法CX XXXX中国国标产品器件类型用阿拉伯数字和工作温度范围封装 T：TTL电路；字母表示器件系C：（0~70）℃F：多层陶瓷扁平； H：HTTL电路；列品种G：（-25~70）℃B：塑料扁平； E：ECL电路；其中TTL分为：L：（-25~85）℃H：黑瓷扁平； C：CMOS电路；54/74XXX；E：（-40~85）℃D：多层陶瓷双列直插； M：存储器；54/74HXXX；R：（-55~85）℃J：黑瓷双列直插； U：微型机电路；54/74LXXX；M：（-55~125）℃P：塑料双列直插； F：线性放大器；54/74SXXX； S：塑料单列直插； W：稳压器；54/74LSXXX； T：金属圆壳； D：音响、电视电路；54/74ASXXX； K：金属菱形； B：非线性电路；54/74ALSXXX； C：陶瓷芯片载体； J：接口电路；54/FXXX。 E：塑料芯
Cyclone II 系列FPGA特殊引脚 (2009-07-26 12:17:20) 转载 分类：FPGA 标签： fpga管脚 杂谈 直接开始啦~~ 1/1.I/O, ASDO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用。在AS 模式下，这个脚是CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO 脚直接接到配置芯片的ASDI 脚（第5 脚）。 2/2.I/O,nCSO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用.在AS 模式下，这个脚是CII 用来给外面的串行配置芯片发送的使能脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效。这个脚是低电平有效的。直接接到配置芯片的/CS 脚（第1 脚）。 3/3.I/O,CRC_ERROR 当错误检测CRC 电路被选用时，这个脚就被作为CRC_ERROR 脚，如果不用默认就用来做I/O。但要注意，这个脚是不支持漏极开路和反向的。当它作为CRC_ERROR 时，高电平输出则表示出现了CRC 校验错误（在配置SRAM 各个比特时出现了错误）。CRC 电路
的支持可以在setting 中加上。这个脚一般与nCONFIG 脚配合起来用。即如果配置过程出错，重新配置. 4/4.I/O,CLKUSR 当在软件中打开Enable User-supplled start-up clock(CLKUSR)选项后，这个脚就只可以作为用户提供的初始化时钟输入脚。在所有配置数据都已经被接收后，CONF_DONE 脚会变成高电平，CII 器件还需要299 个时钟周期来初始化寄存器，I/O 等等状态，FPGA 有两种方式，一种是用内部的晶振（10MHz），另一种就是从CLKUSR 接进来的时钟（最大不能超过100MHz）。有这个功能，可以延缓FPGA 开始工作的时间，可以在需要和其它器件进行同步的特殊应用中用到。 7/13.I/O,VREF 用来给某些差分标准提供一个参考电平。没有用到的话，可以当成I/O 来用。 14/20. DATA0 专用输入脚。在AS 模式下，配置的过程是：CII 将nCSO 置低电平，配置芯片被使能。CII然后通过DCLK 和ASDO 配合操作，发送操作的命令，以及读的地址给配置芯片。配置芯片然后通过DATA 脚给CII 发送数据。DATA 脚就接到CII 的DATA0 脚上。CII 接收完所有的配置数据后，就会释放CONF_DONE 脚（即不强制使CONF_DONE 脚为低电平），CONF_DONE 脚是漏极开路（Open-Drain）的。这时候，因为CONF_DONE 在外部会接一个10K 的电阻，所以它会变成高电平。同时，CII 就停止DCLK 信号。在 CONF_DONE 变成高电平以后（这时它又相当于变成一个输入脚），初始化的过程就开始了。所以，CONF_DONE 这个脚外面一定要接一个10K 的电阻，以保证初始化过程可以正确开始。DATA0,DCLK,NCSO,ASDO 脚上都有微弱的上拉电阻，且一直有效。在配置完
LED 显示屏中常用的芯片说明及原理 Led中常见的芯片有：74HC595列驱动，74HC138译码驱动，74HC245信号放大，74HC4953行扫描等。 1、74HC595 74HC595是硅结构的CMOS器件，兼容低电压TTL电路，遵守JEDEC标准。 74HC595 是具有8位移位寄存器和一个存储器，三态输出功能。移位寄存器和存储器是分别的时钟。数据在SHcp（移位寄存器时钟输入）的上升沿输入到移位寄存器中，在STcp（存储器时钟输入）的上升沿输入到存储寄存器中去。如果两个时钟连在一起，则移位寄存器总是比存储寄存器早一个脉冲。移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。 8位串行输入/输出或者并行输出移位寄存器，具有高阻关断状态。三态。 将串行输入的8位数字，转变为并行输出的8位数字，例如控制一个8位数码管，将不会有闪烁。 2特点 8位串行输入 /8位串行或并行输出存储状态寄存器，三种状态
输出寄存器（三态输出：就是具有高电平、低电平和高阻抗三种输出状态的门电路。）可以直接清除 100MHz的移位频率 特点8位串行输入 /8位串行或并行输出存储状态寄存器，三种状态 输出寄存器（三态输出：就是具有高电平、低电平和高阻抗三种输出状态的门电路。）可以直接清除 100MHz的移位频率 3输出能力并行输出，总线驱动；串行输出；标准中等规模集成电路 595移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。 参考数据 Cpd决定动态的能耗， Pd=Cpd×VCC×f1+∑(CL×VCC^2×f0) F1=输入频率，CL=输出电容 f0=输出频率（MHz） Vcc=电源电压 4、引脚说明符号引脚描述 Q0…Q7 8位并行数据输出，其中Q0为第15脚 GND 第8脚地 Q7’第9脚串行数据输出 MR 第10脚主复位（低电平） SHCP 第11脚移位寄存器时钟输入 STCP 第12脚存储寄存器时钟输入 OE 第13脚输出有效（低电平） DS 第14脚串行数据输入 VCC 第16脚电源
EP2C5T144C8N/EP2C5Q208C8N 1/1. I/O, ASDO: 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用。在AS 模式下，这个脚是CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO 脚直接接到配置芯片的ASDI 脚（第5 脚）。 2/2. I/O,nCSO: 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用.在AS 模式下，这个脚是CII 用来给外面的串行配置芯片发送的使能脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效。这个脚是低电平有效的。直接接到配置芯片的/CS 脚（第1 脚）。 3/3. I/O,CRC_ERROR： 当错误检测CRC 电路被选用时，这个脚就被作为CRC_ERROR 脚，如果不用默认就用来做I/O。但要注意，这个脚是不支持漏极开路和反向的。当它作为CRC_ERROR 时，高电平输出则表示出现了CRC 校验错误（在配置SRAM 各个比特时出现了错误）。CRC 电路的支持可以在setting 中加上。这个脚一般与nCONFIG 脚配合起来用。即如果配置过程出错，重新配置。 4/4. I/O,CLKUSR： 当在软件中打开Enable User-supplled start-up clock(CLKUSR)选项后，这个脚就只可以作为用户提供的初始化时钟输入脚。在所有配置数据都已经被接收后，CONF_DONE 脚会变成高电平，CII 器件还需要299 个时钟周期来初始化寄存器，I/O 等等状态，FPGA有两种方式，一种是用内部的晶振（10MHz），另一种就是从CLKUSR 接进来的时钟（最大不能超过100MHz）。有这个功能，可以延缓FPGA 开始工作的时间，可以在需要和其它器件进行同步的特殊应用中用到。
常用IC芯片管脚的定义中引文翻译 1、VOL—Voltage Output Low 低电平输出电压；VIH（V oltage Input High）高电平输入电压。 2、CLKO(Clock Output) 时钟输出；Vss 数字地。DP:USB端D+信号。 3、VDD—数字电源；Vssp:I/O驱动缓冲数字地。DM：USB端D-信号。 4、CE:Chip enable input 片使能输出；OE：Output enable input 输出使能输入。 5、WP:Write protect 写入保护；FWR：Flash write enable input闪存写入使能信号。 6、V A: analog power 模拟电源输入；LVDS:Low voltage differential signal低电平微分信号。 7、FB：Output voltage feedback 输出电压返回输入；SW:Power switch input 电源开关输入。 8、SHON:Shutdown control input 关闭信号输入;COMP:comp voltage. 9、TS:Temperature-sense input温度感应信号输入RC:Timer-program input定时程序信号输入 10. SNS:Current-sense input 电流感应信号输入；CE:使能信号(enable signal). 11 .WE:写入启动信号；RST: reset 复位信号；CLK：时钟控制信号；CKE:时钟控制信号。 12. Vcc:电源信号；CS：片选信号；SCLK:串行时钟输入;RF: 信号输出；FCOM:公共信号端。 13.XTALO:晶振信号输出；XTALI:晶振信号输入。OPOLS:VCOM 信号输出。 14.TXD:ASCO 时钟、数据输出；RXD:ASCO 数据输入或输出。 15.SYNC:同步脉冲输入; RCT: 振荡器时间常数电路;DC: 占空比控制。 16.VREF：5V基准电压;VFB: 误差放大器倒相输入；COMP:误差放大器输出。 17.SS：软启动控制外接电容；Vc:功放电路电源（驱动电路电源）；OUT：驱动输出。 18.PGND:功放电路地线；SGND: 小信号电路地线。ISEN:电流检测。 19.DIS:关闭控制。不使用时此脚接小信号地线端，不能悬空。 20.DC-LIM: 占空比限制。接基准电源脚时，驱动脉冲占空比被限制在50%。如果此脚悬空 或是接地时，驱动脉冲占空比不被限制。 21.ST-BY：待机控制，通过电阻接第二脚。如不使用待机控制，将此脚接基准电压脚或悬空。
ETL-002 Altera Cyclone III 系列FPGA开发板简介 概述 ETL-002 FPGA开发板是以Altera公司的最新系列Cyclone III中的3C10为主芯片，并提供了极为丰富的芯片外围接口资源以及下载线，数据线以及资料光盘等。除了这些硬件外，我们还提供了十多个接口实验，并公开了电路原理图和实验的Verilog源代码，以便于大家对照学习，并可以在该开发板上进行二次开发。
单板描述 主芯片EP3C10提供了10320个逻辑单元（LE），46块SRAM（每块9K bits）, 23个18*18的乘法器。开发板自带USB供电电路：您只需将USB线插上您的USB端口，无需外接＋5V直流电源，开发板即可工作。开发板同时支持AS模式下载和JTAG模式下载。程序固化既可通过JTAG口也可直接对板上的FLASH进行编程。 丰富的外围接口可满足常用的外设的人机交互，我们还将剩下未用的40个用户I/O引脚全部引出，使得您可以通过这些信号对本开发板进行电路扩展。这些接口主要包括： PS2鼠标接口：可以将PS2鼠标的任何移动的信息反应在数码管上 PS2键盘接口：可以将PS2键盘上的任意按键以16进制的信息反应在数码管上 VGA显示器接口：可以将FPGA产生的信息反映在VGA显示器上。开发板自带了动态彩条显示的功能 双串口接口：可以与任何的串口设备相接。开发板自带的演示程序是将PC上的超级终端中输入的任何信息返回PC 4位数码管：可以实时显示任何的数字信息。开发板自带的演示程序实时地显示分钟和秒钟的信息。 4位LED灯：用于指示状态。开发板自带了跑马灯实验。 4位按键开关：可用于复位等作用。 4位拨码开关：可用于电路的选择作用
. . 常用芯片引脚 74LS00数据手册 74LS01数据手册 74LS02数据手册 74LS03数据手册 74LS04数据手册 74LS05数据手册 74LS06数据手册 74LS07数据手册 74LS08数据手册 74LS09数据手册 74LS10数据手册 74LS11数据手册
第2页 共8页 74LS12数据手册 74LS13数据手册 74LS14数据手册 74LS15数据手册 74LS16数据手册 74LS17数据手册 74LS19数据手册 74LS20数据手册 74LS21数据手册 74LS22数据手册 74LS23数据手册 74LS26数据手册 74LS27数据手册 74LS28数据手册
. . 74LS30 数据手册 74LS32数据手册 74LS33 数据手册 74LS37 数据手册 74LS38数据手册 74LS40 数据手册 74LS42数据手册 [1].要求0—15时，灭灯输入（BI ）必须开路或保持高电平，如果不要灭十进制数零，则动态灭灯输入（RBI ）必须开路或为高电平。 [2].将一低电平直接输入BI 端，则不管其他输入为何电平，所有的输出端均输出为低电平。 [3].当动态灭灯输入（RBI ）和A,B,C,D 输入为低电平而试灯输入为高电平时，所有输出端都为低电平并且动态灭灯输入（RBO ）处于第电平（响应条件）。 [4].]当灭灯输入/动态灭灯输出（BI/RBO ）开朗路或保持高电平而试灯 输入为低电平时，所有各段输出均为高电平。 表中1=高电平，0=低电平。BI/RBO 是线与逻辑，作灭灯输入（BI ）或动态灭灯（RBO ）之用，或者兼为二者之用。
一、1.2 LED板的芯片功能 74HC245的作用：信号功率放大。 第1脚DIR，为输入输出转换端口，当DIR=“1”高电平(接VCC）时信号由“A” 端输入“B”端输出，DIR=“0”低电平（接GND）时信号由“B”端输入“A”端输出。 第19脚G，使能端，若该脚为“1”A/B端的信号将不导通，只有为“0”时A/B 端才被启用，该脚也就是起到开关的作用. 第2~9脚“A”信号输入\输出端，A1=B1、、、、、、A8=B8，A1与B1是一组，如果DIR=“1”G=“0”则A1输入B1输出，其它类同。如果DIR=“0”G=“0”则B1输入A1输出，其它类同。 第11~18脚“B”信号输入\输出端，功能与“A”端一样。 第10脚GND，电源地。 第20脚VCC，电源正极。 74HC595的作用：LED驱动芯片，8位移位锁存器。 第8脚GND，电源地。 第16脚VCC，电源正极 第14脚DATA，串行数据输入口，显示数据由此进入，必须有时钟信号的配合才能移入。 QA~QH的输出由输入的数据控制。
第12脚STB，锁存端，当输入的数据在传入寄存器后，只有供给一个锁存信号才能将移入的数据送QA~QH口输出。 第11脚CLK，时钟端，每一个时钟信号将移入一位数据到寄存器。 第10脚SCLR，复位端，只要有复位信号，寄存器内移入的数据将清空，显示屏不用该脚，一般接VCC。 第9脚DOUT，串行数据输出端，将数据传到下一个。 第15、1~7脚，并行输出端也就是驱动输出端，驱动LED。 HC16126\TB62726的作用：LED驱动芯片，16位移位锁存器。 备注：HC16126驱动芯片定义和5020，5024,2016等芯片一样 第1脚GND，电源地。 第24脚VCC，电源正极 第2脚DATA，串行数据输入 第3脚CLK，时钟输入 第4脚STB，锁存输入 第23脚输出电流调整端，接电阻调整 第22脚DOUT，串行数据输出 第21脚EN，使能输入 其它功能与74HC595相似，只是TB62726是16位移位锁存器，并带输出电流调整功能，但在并行输出口上不会出现高电平，只有高阻状态和低电平状态。74HC595并行输出口有高电平和低电平输出。TB62726与5026的引脚功能一样，结构相似。
ｃｙｃｌｏｎｅ３的配置方式 ｃｙｃｌｏｎｅ３器件使用ＳＲＡＭ单元保存配置信息。因为ＳＲＡＭ掉电易失的特性，ｆｐｇａ芯片上电的时候必须重新配置。根据期间密度和封装选择，它有如下５中配置方案（红色部分为常用配置方案，并不是所有FPGA芯片都能使用所有配置方案，具体可查看cyclone3的器件手册）： 1.Active serial (AS)主动串行配置 2.Active parallel (AP)主动并行配置 3.Passive serial (PS)被动串行配置 4.Fast passive parallel (FPP)快速被动并行配置 5.Joint Test Action Group (JTAG) AS和AP配置方案需要外部FLASH存储器存储配置信息。其它3种配置方案需要外部的控制器或者下载电缆。主动配置方案以及JTAG方案常用于单芯片系统设计。下面重点介绍AS，AP和JTAG。以AS配置为例介绍。 Cyclone3器件的配置芯片通常选择EPCS64,EPCS16以及EPCS4或者flash.这些芯片能够提供廉价，方便（引脚少）的解决方案。因为FPGA芯片容量的限制，它对配置信息的大小也有所限制。EP3C80系列器件可提供21MBITS的配置信息流容量。 MSEL【3：0】为FPGA器件的输入，用于确定配置方式。AS模式下，它连接1101.AP模式下，它连接1011.注意要直接接 VCCA or GND，
更不能悬空，避免无效配置。查看手册可得到其它配置值。在JTAG 模式下，忽略MSEL配置，JTAG模式有优先权。 AS模式支持配置信息压缩，AP模式不支持。压缩信息可以节约空间以及配置时间。在 Device & Pin Options——Configuration中可以选择压缩与否。 选择好器件后，参考下图连接。 POR——上电复位.复位时间由MSEL【3：0】决定。复位结束后开始发送配置控制信号。 DCLK信号由fpga内部晶振产生。Cyclone3系列器件使用40Mhz时钟晶振。在此时钟上升沿，输入控制信号，下降沿输出配置信息。配置时间由配置信息流的大小和时钟频率决定。配置过程大概如下：复位
LED显示屏常用器件的介绍 1．ＩＣ的管脚功能 IC芯片分别：74HC245、74HC595、74HC138、74HC04、4953。各IC管脚功能如下： A: 74HC245功能是放大及缓冲。各引脚如图 20 和1接电源(+5V) 19脚和10脚接电源地(GND) 当电源是以上接时：输入脚分别为2、3、4、5、6、7、8、9。 输出脚分别为11、12、13、14、15、16、 17、18 注：2脚输入时，18脚输出。其它脚以此类推。 B：74HC138功能是8选1译码器，输出为8行。控制行数据。 各引脚如图
第8脚GND，电源地。第15脚VCC，电源正极第1-3脚A、B、C，输入脚。第4-6脚选通输入端，（一般第5脚为EN ） 9-15脚和第7脚输出端。 C：74HC595功能是8位串入串、并出移位寄存器。控制列数据。各引脚如图 16脚和10脚接电源（+5V），13脚和8脚接电 源地（GND）。 列信号输出脚：1、2、3、4、5、6、7、15。 第一列输出脚为7脚，以此类 推。另第八列输出脚为15脚。 数据信号输入脚（Din）为14，数据信号输出 脚（Din）为9。 锁存信号脚（L）为12脚，移位信号脚为11 脚。 D：74HC04功能是六带缓冲反相器，控制使零信号（EN）。 各引脚如下图
15脚接电源（+5V），7脚电源地（GND）。 信号输入脚为：1、3、5、9、11、13。 信号输出脚为：2、4、6、8、10、12。 E：4953行管功能是开关作用，每个行管控制2 行。 1脚和3脚接电源（+5V）。 信号输入脚：2、4。 信号输出脚：5、6、7、8。 5脚和6脚为一 组输入， 7脚和8脚、5脚和6脚为一组输出。 TB62726与5026 5024 16126的作用：LED驱动芯片，16位移 位锁存器。 第1脚GND，电源地。第24脚VCC，电源正极第2脚DATA， 串行数据输入 第3脚CLK，时钟输入.第4脚STB，锁存输入 .第23脚输出电 流调整端，接电阻调整