DSP 与A/D转换上海电机学院
摘要
本文主要介绍一个通过DSP的外围接口采集模拟信号，利用其内置的A/D模块转换成数字信号。其实例简单明了，充分证明了DSP与我们生活的息息相关。
第一章主要介绍了DSP历史的三个阶段：第一阶段，DSP意味着数字信号处理，并作为一个新的理论体系广为流行；随着这个时代的成熟，DSP进入了发展的第二阶段，在这个阶段，DSP代表数字信号处理器，这些DSP器件使我们生活的许多方面都发生了巨大的变化；接下来又催生了第三阶段，这是一个赋能(enablement)的时期，我们将看到DSP理论和DSP架构都被嵌入到SoC类产品中。”另外，在该章还介绍了DSP未来趋势：走向多核与SoC 。
第二章则重点介绍A/D模数转换技术发展历程及趋势，其中包括发展历史，发展现状，发展趋势以及发展方向。除此，还详细介绍了A/D转换器的分类，以及选择A/D转换器时的主要技术指标。其技术指标主要包括分辨率，转化速率，量化误差，满刻度误差，线性度等。
第三章则针对A/D模数转换实例，详细地介绍了其外部硬件接线图和程序控制图。让读者清晰地了解整个系统结构和程序控制流程。
第四章和第五章则通过图表和表格分别详细地分析和介绍了DSP和A/D模数转换器相关的寄存器。
通过整理本文，举例简单DSP应用，主要其目的是想证实DSP在我们生活中无处不在，它不是高深不可测得新技术，而是平常不过的实用物。
关键词：DSP;A/D模数转换；寄存器
Abstract
The passage mainly introduce a peripheral interface which accumulates analog signals via DSP and make use of its inner A/D model convert into analog signals.Its practical example is simple and clear,which fully provesDSP has a close relationship with our lives.
The first chapter mainly tell us the histoy of DSP’s three period.The first period.DSP means nanlog signals.It also works as a new system which popularly spreads. With the maturity of this period,DSP goes into the second period.During this period,DSP reprents digital signal processor. Those DSP’s parts bring great changes to all the aspect of our lives.All his promote the third period.This an enablement period.We can see the theory of DSP and the structure of DSP be embedded into SoC’s products.In addition,this part also introduce the trend of DSP:go into many nuclear with SoC. The second chapter’s key point is that A/D convertion technology’s develop process and its future trend,which include developing history, developing trend and its developing direction. Besides.it also gives us a clear category of A/D convertion model and the main technological standard when choosing A/D convertion procceor.Its main techonogical standards including resolution,the speed of convertion, quantization error,full scales errors andlinearity and so forth.
The third chapter aims at the A/D practical examples,which detailly introduces its outer hardware hoopup and process control charts.It provides readers a clear system structure and program control process.
The fourth and fivth chapter supply a clear anasis and introduction of DSP and A/D model and its related register by graphs and excels.
By sorting the passage,exampling simple DSP’s useages,its main purpose is to prove DSP is aroud our life everywhere.It is not a new techonogy which is can’t be mearsued ,but an ordinary thing in our daily life.
Key words: DSP；A/D convertion；Register
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目录
摘要..................................................... 错误！未定义书签。Abstract ................................................. 错误！未定义书签。
1 DSP的发展与趋势 (1)
1.1发展轨迹：DSP历史的三个阶段 (1)
1．2未来趋势：DSP走向多核与SoC (2)
1.2.1 DSP产业化进程 (2)
1．2.2 DSP的产业价值体系可分为以下几个层面: (2)
2 A/D转换器 (3)
2.1 A/D转换技术的发展历程及其趋势 (3)
2．1.1 A/D转换器的发展历史 (3)
2.1.2 模拟/数字转换技术的发展现状 (3)
2.1.3模拟/数字转换技术的发展趋势 (4)
2.1.4模拟/数字转换技术的发展方向 (4)
2.2 A/D转换器的分类 (5)
2.3 A/D转换器的主要技术指标 (6)
3 DSP与AD芯片的硬件接口设计 (6)
3.1 DSP外部硬件接线图 (7)
3.2程序流程图 (8)
4 DSP相关寄存器 (9)
5 A/D模块特性及相关寄存器的介绍 (17)
5.2 ADC模块概述 (17)
5.2 A/D模块特性 (19)
6 课程设计小结 (20)
7 参考文献............................................... 错误！未定义书签。
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1 DSP的发展与趋势
从TI第一颗DSP诞生至今已有25年，成就了无数辉煌。多核、SoC的发展方向使DSP将继续高速成长，同时，它的发展也正在面临来自FPGA、ASIC的挑战。
DSP概念最早出现在上个世纪60年代，到70年代才由计算机实现部分实时处理，当时主要用于高尖端领域。由于DSP技术与大量运算相关，每秒完成百万条指令运算就变为一个新的单位MIPS(每秒百万条指令)。80年代，有些公司陆续设计出适合于DSP处理技术的处理器，于是DSP开始成为一种高性能处理器的名称。TI在1982年发布了第一颗DSP芯片，名为TMS32010，这是一个处理速度达5个MIPS的处理器。
1.1发展轨迹：DSP历史的三个阶段
TI首席科学家兼DSP业务开发经理方进 (Gene Frantz)在年前接受电子工程专辑采访时曾这样说过，“DSP产业在约40年的历程中经历了三个阶段：第一阶段，DSP意味着数字信号处理，并作为一个新的理论体系广为流行；随着这个时代的成熟，DSP进入了发展的第二阶段，在这个阶段，DSP代表数字信号处理器，这些DSP器件使我们生活的许多方面都发生了巨大的变化；接下来又催生了第三阶段，这是一个赋能(enablement)的时期，我们将看到DSP理论和DSP架构都被嵌入到SoC类产品中。”
80年代开始了第二个阶段，DSP从概念走向了产品，TMS32010所实现的出色性能和特性备受业界关注。方进先生在一篇文章中提到，新兴的DSP业务同时也承担着巨大的风险，究竟向哪里拓展是生死攸关的问题。当设计师努力使DSP 处理器每MIPS成本降到了适合于商用的低于10美元范围时，DSP在军事、工业和商业应用中不断获得成功。到1991年，TI推出价格可与16位微处理器不相上下的DSP芯片，首次实现批量单价低于5美元，但所能提供的性能却是其5至10倍。
到90年代，多家公司跻身DSP领域与TI进行市场竞争。TI首家提供可定制 DSP——cDSP，cDSP 基于内核 DSP的设计可使DSP具有更高的系统集成度，大大加速了产品的上市时间。同时，TI瞄准DSP电子市场上成长速度最快的领域。到90年代中期，这种可编程的DSP器件已广泛应用于数据通信、海量存储、语音处理、汽车电子、消费类音频和视频产品等等，其中最为辉煌的成就是在数字蜂窝电话中的成功。这时，DSP业务也一跃成为TI最大的业务，这个阶段DSP 每MIPS的价格已降到10美分到1美元的范围。
21世纪DSP发展进入第三个阶段，市场竞争更加激烈，TI及时调整DSP发展战略全局规划，并以全面的产品规划和完善的解决方案，加之全新的开发理念，深化产业化进程。成就这一进展的前提就是DSP每MIPS价格目标已设定为几个美分或更低。
深化产业化进程。成就这一进展的前提就是DSP每MIPS价格目标已设定为几个美分或更低。
1．2未来趋势：DSP走向多核与SoC
1.2.1 DSP产业化进程
DSP的发展是非常幸运的，几乎以2倍于半导体工业的增长速度在成长。根据行业分析机构Farward Concepts的预计，在未来5年时间里，DSP市场将以12％的年复合增长率增长，该公司总裁Will Strauss认为：“DSP技术在未来几年的发展将远远大于其在问世后25年之内的发展，并将使人类世界变得前所未有的安全、智能化和联网化。”
在多核故事不断上演的今天，DSP同样也在向多核转变，特别是面向高速、高密度数据处理应用。在TI最近公布的无线基础设施的多核DSP中，已经有一款6核方案，在未来25年可能一个DSP芯片将集成百个处理器。
DSP应用产品获得成功的一个标志就是进入产业化。在以往的二十年中，这一进程在不断重复进行，只是周期在不断缩小。在数字信息时代，更多的新技术和新产品需要快速地推上市场，因此，DSP的产业化进程还是需要加速进行。
1．2.2 DSP的产业价值体系可分为以下几个层面:
作为DSP产品最核心的，或是最底层的当然是器件，芯片制造商应当提供完整的文档资料，技术支持，并提供价格和货期支持。但对于DSP系统开发，这显然是不够的，因为最终产品开发必然与系统集成紧密相关是最高层。那么，这其中的几个层面是如何划分的呢？
在DSP器件之上是开发和演示系统，其中包括参考设计和一些定制化的设计，一般由TI和第三方合作伙伴提供；在此之上就是标准应用算法，TI和第三方合作伙伴可部分提供，而客户将介入，并存在目标代码或源代码的授权问题。然后就是操作系统、设备驱动和协议栈层，需要开发授权；由此，可以上升到系统应用层面，已验证系统概念演示。至此，产品开发底层工作已经就绪，客户和其OEM厂商可进行最后的产品化工作。
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上述价值体系看似复杂，但确是在DSP产业化过程中逐步完善形成。实际操作中如果分工明确、沟通清晰，并不存在太多障碍。TI在DSP上的成功归功于系列革新举措以及持续不断的投入，有效地推进了DSP的产业化进程。
2 A/D转换器
A/D转换器,模数转换，将模拟信号变成数字信号，便于数字设备处理。2.1 A/D转换技术的发展历程及其趋势
随着电子产业数字化程度的不断发展，逐渐形成了以数字系统为主体的格局。A/D转换器作为模拟和数字电路的接口，正受到日益广泛的关注。随着数字技术的飞速发展，人们对A/D转换器的要求也越来越高，新型的模拟/数字转换技术不断涌现。本文着重介绍了当前几种常用的模拟/数字转换技术；并通过对数字技术发展近况的分析，探讨了模拟/数字转换技术未来的发展趋势。
2．1.1 A/D转换器的发展历史
计算机、数字通讯等数字系统是处理数字信号的电路系统。然而，在实际应用中，遇到的大都是连续变化的模拟量，因此，需要一种接口电路将模拟信号转换为数字信号。A/D转换器正是基于这种要求应运而生的。1970年代初，由于MOS工艺的精度还不够高，所以模拟部分一般采用双极工艺，而数字部分则采用MOS工艺，而且模拟部分和数字部分还不能做在同一个芯片上。因此，A/D转换器只能采用多芯片方式实现，成本很高。1975年，一个采用NMOS工艺的10位逐次逼近型A/D转换器成为最早出现的单片A/D转换器。
1976年，出现了分辨率为11位的单片CMOS积分型A/D转换器。此时的单片集成A/D转换器中，数字部分占主体，模拟部分只起次要作用；而且，此时的MOS 工艺相对于双极工艺还存在许多不足。1980年代，出现了采用BiCMOS工艺制作的单片集成A/D转换器，但是工艺复杂，成本高。随着CMOS工艺的不断发展，采用CMOS工艺制作单片A/D转换器已成为主流。这种A/D转换器的成本低、功耗小。1990年代，便携式电子产品的普遍应用要求A/D转换器的功耗尽可能地低。当时的A/D转换器功耗为mW级，而现在已经可以降到μW级。A/D转换器的转换精度和速度也在不断提高，目前，A/D转换器的转换速度已达到数百MSPS，分辨率已经达到24位。
2.1.2 模拟/数字转换技术的发展现状
通常，A/D转换器具有三个基本功能:采样、量化和编码。如何实现这三个
功能，决定了A/D转换器的电路结构和工作性能。A/D转换器的类型很多,有：
(1)全并行模拟/数字转换
(2)两步型模拟/数字转换
(3)插值折叠型模拟/数字转换
(4)流水线型模拟/数字转换
(5)逐次逼近型模拟/数字转换
(6)Σ-Δ模拟/数字转换
2.1.3模拟/数字转换技术的发展趋势
当前，数字处理系统正在飞速发展，在视频领域，高清晰度数字电视系统(HDTV)的出现，将广播电视推向了一个更高的台阶，HDTV的分辨率与普通电视相比至少提高了一倍。在通信领域，过去无线通信系统的设计都是静态的，只能在规定范围内的特定频段上使用专用调制器、编码器和信道协议。而软件无线电技术(SDR)能更加灵活、有效地利用频谱，并能方便地升级和跟踪新技术，大大地推动了无线通信系统的发展。在高精度测量领域，高级仪表的分辨率在不断提高，电流到达μA量级，电压到达mV甚至更低；在音频领域，各种高性能专业音频处理设备不断涌现，如DVD-Audio和超级音频CD(SACD)，它们能处理更高质量的音频信号。
2.1.4模拟/数字转换技术的发展方向
高精度：
现代数字系统的分辨率在不断提高，比如，高级仪表的最小可测值在不断地减小，因此，A/D转换器的分辨率也必须随之提高;在专业音频处理系统中，为了能获得更加逼真的声音效果，需要高精度的A/D转换器。目前，最高精度可达24位的A/D转换器也不能满足要求。现在，人们正致力于研制更高精度的A/D 转换器。
低功耗：
片上系统(SOC)已经成为集成电路发展的趋势，在同一块芯片上既有模拟电路又有数字电路。为了完成复杂的系统功能，大系统中每个子模块的功耗应尽可能地低，因此，低功耗A/D转换器是必不可少的。在以往的设计中，5MSPS8～12位分辨率A/D转换器的典型功耗为100～150mW。这远不能满足片上系统的发展要求，所以，低功耗将是A/D转换器一个必然的发展趋势。
总之，各种技术和工艺的相互渗透，扬长避短，开发出适合各种应用场合，
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能满足不需求的A/D转换器，将是模拟/数字转换技术的未来发展趋势;高速、高精度、低功耗A/D转换器将是今后数据转换器发展的重点。
2.2 A/D转换器的分类
常用的几种类型：积分型、逐次逼近型、并行比较型/串并行型、∑-Δ调制型、电容阵列逐次比较型及压频变换型。
(1)积分型（如TLC7135）
积分型A/D工作原理是将输入电压转换成时间(脉冲宽度信号)或频率(脉冲频率)，然后由定时器/计数器获得数字值。其优点是用简单电路就能获得高分辨率，但缺点是由于转换精度依赖于积分时间，因此转换速率极低。初期的单片A/D转换器大多采用积分型，现在逐次比较型已逐步成为主流。
(2)逐次比较型（如TLC0831）
逐次比较型A/D由一个比较器和D/A转换器通过逐次比较逻辑构成，从MSB开始，顺序地对每一位将输入电压与内置D/A转换器输出进行比较，经n次比较而输出数字值。其电路规模属于中等。其优点是速度较高、功耗低，在低分辩率（<12位）时价格便宜，但高精度（>12位）时价格很高。
(3)并行比较型/串并行比较型（如TLC5510）
并行比较型A/D采用多个比较器，仅作一次比较而实行转换，又称FLash(快速)型。由于转换速率极高，n位的转换需要2n-1个比较器，因此电路规模也极大，价格也高，只适用于视频A/D转换器等速度特别高的领域。
串并行比较型A/D结构上介于并行型和逐次比较型之间，最典型的是由2个n/2位的并行型AD转换器配合D/A转换器组成，用两次比较实行转换，所以称为Half flash(半快速)型。还有分成三步或多步实现A/D转换的叫做分级（Multistep/Subrangling）型A/D，而从转换时序角度又可称为流水线（Pipelined）型A/D，现代的分级型A/D中还加入了对多次转换结果作数字运算而修正特性等功能。这类A/D速度比逐次比较型高，电路规模比并行型小。(4)∑-Δ(Sigma?/FONT>delta)调制型（如AD7705）
∑-Δ型A/D由积分器、比较器、1位D/A转换器和数字滤波器等组成。原理上近似于积分型，将输入电压转换成时间(脉冲宽度)信号，用数字滤波器处理后得到数字值。电路的数字部分基本上容易单片化，因此容易做到高分辨率。主要用于音频和测量。
(5)电容阵列逐次比较型
电容阵列逐次比较型A/D在内置D/A转换器中采用电容矩阵方式，也可称为电荷再分配型。一般的电阻阵列D/A转换器中多数电阻的值必须一致，在单芯片上生成高精度的电阻并不容易。如果用电容阵列取代电阻阵列，可以用低廉成本制成高精度单片A/D转换器。最近的逐次比较型A/D转换器大多为电容阵列式的。
(6)压频变换型（如AD650）
压频变换型（Voltage-Frequency Converter）是通过间接转换方式实现模数转换的。其原理是首先将输入的模拟信号转换成频率，然后用计数器将频率转换成数字量。从理论上讲这种A/D的分辨率几乎可以无限增加，只要采样的时间能够满足输出频率分辨率.
要求的累积脉冲个数的宽度。其优点是分辩率高、功耗低、价格低，但是需要外部计数电路共同完成AD转换。
2.3 A/D转换器的主要技术指标
(1)分辩率(Resolution) 指数字量变化一个最小量时模拟信号的变化量，定义为满刻度与2n的比值。分辩率又称精度，通常以数字信号的位数来表示。
(2)转换速率(Conversion Rate)是指完成一次从模拟转换到数字的AD转换所需的时间的倒数。积分型AD的转换时间是毫秒级属低速AD，逐次比较型AD是微秒级属中速AD，全并行/串并行型AD可达到纳秒级。采样时间则是另外一个概念，是指两次转换的间隔。为了保证转换的正确完成，采样速率(Sample Rate)必须小于或等于转换速率。因此有人习惯上将转换速率在数值上等同于采样速率也是可以接受的。常用单位是ksps和Msps，表示每秒采样千/百万次（kilo / Million Samples per Second）。
(3)量化误差(Quantizing Error) 由于AD的有限分辩率而引起的误差，即有限分辩率AD的阶梯状转移特性曲线与无限分辩率AD（理想AD）的转移特性曲线（直线）之间的最大偏差。通常是1 个或半个最小数字量的模拟变化量，表示为1LSB、1/2LSB。
(4)偏移误差(Offset Error) 输入信号为零时输出信号不为零的值，可外接电位器调至最小。
(5)满刻度误差(Full Scale Error) 满度输出时对应的输入信号与理想输入信号值之差。
(6)线性度(Linearity) 实际转换器的转移函数与理想直线的最大偏移，不包括以上三种误差。
其他指标还有：绝对精度(Absolute Accuracy) ，相对精度(Relative Accuracy)，微分非线性，单调性和无错码，总谐波失真（Total HARMonic Distotortion缩写THD）和积分非线性。
3 DSP与AD芯片的硬件接口设计.
DSP 与A/D转换上海电机学院3.1 DSP外部硬件接线图
图3.1 DSP外部硬件接线图
Fig. 3.1 figure of external hardware
3.2程序流程
主函数
中断服务子函数
图3.2程序流程图
Fig. 3.1 program flowchart
中断服务程
序入口
读出AD 结果
是否完成256
个采样点
清除AD 中断
标志
Point 复位
等待
软件启动
AD 转换 ADC 初始化 系统初始化 清除所有中
断
开总中断
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4 DSP相关寄存器
ADCTRL2
ADC控制寄存器2（ADCTRL2）的映射地址为70A1H，各位详细描述如图8.10所示。
15 14 13 12 11 10 9 8
EVB SOC SEQ
RST SEQ1
/STRT GAL
SOC
SEQ1
SEQ1
BSY
INT ENA
SEQ1(MODE 1)
INT ENA
SEQ1(MODE 2)
INT FLAC
SEQ1
EVA SOC
SEQ1
RW-0 RS-0 RW-0 R-0 RW-0 RW-0 RC-0 RW-0
7 6 5 4 3 2 1
EXT SOC SEQ1 RST
SEQ2
SOC
SEQ2
SEQ2
BSY
INT ENA
SEQ(MODE 1)
INT ENA
SEQ2(MODE 0)
INT FLAG
SEQ2
EVBSOC
SEQ2
RW-0 RS-0 RW-0 R-0 RW-0 RW-0 RC-0 RW-0
图4.1 ADC控制寄存器2各位描述
R-可读 W-可写 S-仅设置 C清除 0-复位后的值
位15：EVB SOC SEQ,EVB的SOC信号启动级联排序器位，该位仅在级联模式下用。
0----不起作用
1----允许事件管理器B的信号启动级联排序器
位14：RET SEQ1/STRT CAL,复位排序器SEQ1/启动校准位。这一位在校准禁止和使能两
种情况下，作用不同。
校准禁止时（即ADCTRL1的位3=0），对该位写一将复位排序器SEQ1，使排序器指针指向CONV00，且当前的转换序列将被中断。
0----无动作。
1----立刻复位排序器使其指针指向CONV00。
校准使能（即ADCTRL1的位3=1），对该位写一将启动较准过程。
0----无动作。
1----立刻启动较准过程
位13：ＳＯＣＳＥＱ，排序器SEQ1的启动转换触发位。以下触发源可以将此位置为１。
ＳＷ――软件向这位写１。
ＥＶＡ――时间管理器Ａ
ＥＶＢ――时间管理器Ｂ（仅在级联模式下有效）。
EXT——外部引脚（ADCSOC引脚）。
当一个触发信号到来时，有以下三种可能的情况。
情况1：SEQ1空闲，且SOC位为0。这种情况下SEQ1立刻启动，该位被置1后再被清0，允许悬挂触发源的请求。
情况2：SEQ1忙，且SOC们为0。这种情况下该们被置1以表示一个触发源请求正被悬挂。当SEQ1完成当前的转换又重新开始时，这位将被清0。
情况3：SEQ1忙，县SOC们为1。在这种情况下，任何到来的触发源将被忽略。
注：RST SEQ1位（ADCTRL2。14）和SOC SEQ1位（ADCTRL2。13）不能在同一条指令中被设置，这将复位排序器，而不能启动排序器。正确的操作顺序是，先设置RST SEQ1位，然后在下条指令中设置SOC SEQ1位，这样就可以保证衔复位排序器，再将其启动。对RST SEQ2位和SOC SEQ2位的操作也是如此。
位12：SEQ1 BSY，SEQ1忙状态位。当ADC自动转换正在进行时，这位被置1；当转换完
成时，这位被清0。
序器SEQ1处于空闲状态，即等待触发信号。
转换正在进行。
位11~位10：INT ENT SEQ1，SEQ1的中断方式使能控制位，详见表4.2。
位11 位10 作用描述
0 0 中断禁止
0 1 中断方式1。当中断标志位（INT FLAG SEQ1）置1
时，立刻申请中断
1 0 中断方式2。当中断标志位（INT FLAG SEQ1）已经
置1时，才产生中断请求，即每隔一个EOS信号产
生一次中断请求
1 1 保留
表4.2 SEQ1中断方式使能控制位
位9：INT FLAG SEQ1，SEQ1的ADC中断标志位。这位表示中断事件是否已发生。用户
只有通过向该位写1才能清除此位。
无中断事件发生。
有中断事件发生过。
位8：EVA SOC SEQ1，事件管理器A事件启动SEQ1的屏蔽位。
不允许用EVA的触发源启动SEQ1。
允许用EVA的触发源启动SEQ1。
位7：EXT SOC SEQ1，外部引脚对SEQ1的启动转换位。
不起作用。
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允许一个严自ADCSOC引脚上的触发信号启动ADC自动转换序列。
位6：RST SEQ2，复位排序器SEQ2。
无动作。
立刻复位排序器SEQ2，使其指针指向CONV08，当前的转换序列将被中断。
位5：SOC SEQ2，排序器SEQ2的启动转换触发位，仅适用于双排序器模式。以下触发源
可以将此位置为1。
S/W—软件向这位写1。
EVB—事件管理器B。
当一个触发信号到来时，有以下三种可能的情况。
情况1：SEQ2空闲，且SOC位为0。这种情况下SEQ2立刻启动，该位被请0，允许后面的触发请求被悬挂。
情况2：SEQ2忙，且SOC位为0。这种情况下该位被置1以表示一个触发请求正被悬挂。当SEQ2完成当前的转换又重新新开始时，这位将被清0。
情况3：SEQ2忙，且SOC位为1。在这种情况下，任何到来的触发源将被忽略。
位4：SEQ2 BSY，SEQ2忙状态位。当ADC自动转换正在进行时这位被置1，当转换完成，这位被清0。
排序器 SEQ2处于空闲状态，即等待触发信号。
转换正在进行。
位3~位2：INT ENA SEQ2，SEQ2的中断方式使能控制位，详见表4.3。
位3 位2 作用描述
0 0 中断禁止
0 1 中断方式1。当中断标志位（INT FLAG SEQ2）置1
时，立刻申请中断
1 0 中断方式2。当中断标志位（INT FLAG SEQ2）已经
置1时，才产生中断请求，即每隔一个EOS信号产
生一次中断请求
1 1 保留
表4.3 SEQ2中断方式使能控制位
位1：INT FLAG SEQ2，SEQ2的ADC中断标志位。这位表示中断事件是否已发生。
用户
只有通过向该位写1才能清除此位。
无中断事件发生。
有中断事件发生过。
位0：EVB SOC SEQ2，事件管理器B事件SEQ2的屏蔽位。
不允许用EVB的触发源SEQ2。
允许用EVB的触发源启动SEQ2。
MAXCONV
最大转换通道寄存器（MAXCONV），映射地址为70A2h，各位详细描述如图8。11所示。
15~8
保留
R-x
7 6 5 4 3 2 1 0
保留
MAX
CONV2_2
MAX
CONV2_1
MAX
CONV2_0
MAX
CONV1_3
MAX
CONV1_2
MAX
CONV1_1
MAX
CONV1_0
R-X RW-0 RW-0 RW-0 RW-0 RW-0 RW-0 RW-0
图4.4最大转换通道寄存器各位描述
R—可读；W—可写；x—复位后的值不确定；-0—复位后的值
位15~位7：保留。
位6~位0：MAX CONVn，这些位定义了一次自动转换中最多转换的通道数目。这些们和
它们的操作根据排序器工作模式（双排序器模式或级联模式）的变化而变化有以下三种情况：
对于SEQ1操作，使用MAX CONV1_2~MAX CONV1_0。
对于SEQ2操作，使用MAX CONV2_2~MAX CONV2_0。
对于SEQ操作，使用MAX CONV1_3~MAX CONV1_0。
一次自动转换中完成的转换数为MAX CONVn+1。表8。12所示为MAXCONV寄存器的位定义和转换数目的关系。下面通过实例8。3来说明MAXCONV寄存器的位编程。
CHSELSEQ1
ADC输入通道选择排序控制寄存器（CHSELSEQn）共有4个寄存器，即CHSELSEQ1（图4.5）、CHSELSEQ2、CHSELSEQ3和CHSELSEQ4，下面分别进行介绍。15~12 11~8 7~4 3~0 CONV03 CONV02 CONV01 CONV00 RW~0 RW~0 RW~0 RW~0 图4.5 ADC输入通道选择排序控制寄存器（CHSELSEQ1）——70A3h
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R—可读；W—可写；—0复位后的值
15~12 11~8 7~4 3~0 CONV07 CONV06 CONV05 CONV04
RW-0 RW-0 RW-0 RW-0 图4.6 输入通道选择排序控制寄存器（CHSELSEQ2）——70A4h
R—可读；W—可写；—0复位后的值
15~12 11~8 7~4 3~0 CONV11 CONV10 CONV09 CONV08
RW-0 RW-0 RW-0 RW-0 图4.7 输入通道选择排序控制寄存器（CHSELSEQ2）——70A4h
R—可读；W—可写；—0复位后的值
15~12 11~8 7~4 3~0 CONV15 CONV14 CONV13 CONV12
RW-0 RW-0 RW-0 RW-0 图4.8 输入通道选择排序控制寄存器（CHSELSEQ2）——70A6h
R—可读；W—可写；—0复位后的值
由以上介绍可知，CHSELSEQn寄存器中的每4位定义一个CONVnn，CONVnn会为自动排序转换选择16个模拟输入通道中的一个，如表4.9所示。
CONVnn位值ADC输入通道选择
0000 通道0
0001 通道1
0010 通道2
0011 通道3
0100 通道4
0101 通道5
0110 通道6
0111 通道7
1000 通道8
1001 通道9
1010 通道10
1010 通道11
1100 通道12
1101 通道13
1110 通道14
1111 通道15
表4.10 CONVnn位值与ADC输入通道选择对应表
IFR
中断标制寄存器IFR映射到数据储存器空间中的地址为0006h。该寄存器的格式
如图4.5所示。
15~6 5 4 3 2 1 0
保留INT6
标志INT5
标志
INT4
标志
INT3
标志
INT2
标志
INT1
标志
0 RW1C-0 RW1C-0 RW1C-0 RW1C-0x RW1C-0 RW1C-0
图4.11 中断标志寄存器IFR格式
读出为0； R—可读； W1C—写1清除该位 -0—复位后的值
位15~位6：保留
位5~位0：分别为INT6~INT1的中断标志位。
无INTn(n=1~6)的终端挂起。
有INTn(n=1~6)的终端挂起。
终端标志寄存器IFR用于识别和清除INT6~INT7挂起的中断，它包含了所有
可屏蔽中断INT6~INT1的标志位。
当一个外设发出可屏蔽中断被请求时，中断标志寄存器的相应标志位被置1。
ADC控制寄存器1（ADCTRL1）
ADC控制寄存器1（ADCTRL1）的映射地址为70A0h，各位详细描述如图4.12所
示。
15 14 13 12 11 10 9 8
保
留
RESET SOFT FREE ACQ PS3 ACQ PS2 ACQ PS1 ACQ PS0
RS-0 RW-0 RW-0 RW-0 RW-0 RW-0 RW-0
7 6 5 4 3 2 1 0
CPS CONT RUN INT PRI SEQ CASC CAL ENA BRG ENA HI/LO STEST ENA
RW-0 RW-0 RW-0 RW-0
图4.12 ADC控制寄存器1各位描述
R—可读;W—可写；S—仅置位；-0—复位后的值
位15：保留。
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位14：RESET，ADC模块软件复位。这一位置1会引起整个ADC模块产生一个主动复位。所有寄存器位和排序器都复位到芯片复位引脚被拉低或者上电复位时的初始状态。
0—无影响
1—复位整个ADC模块。在系统复位中，ADC模块被复位。如果想在其他时间对ADC模块进行复位，可以向这位写1来实现，延时一段时间后，向该位写0，清除ADC复位位。
位13~位12：SOFT位和FREE位。这两位决定仿真悬挂（例如，调试时遇到一个断点）时，ADC模块的工作情况。
00——旦仿真悬挂，转换立刻停止。
10—在停止前完成当前转换。
x1—自由运行，不管仿真悬挂继续运行。
位11~位8：ACQ PS3~ACQ PS0。采样时间窗预定标位3~0。这几位规定ADC采样/保持时段的时钟预定标系数。CLK=30MHz和40MHz时的时钟预定标值及源阻抗分别见表8.7和8.8。
位7：CPS，这位决定了ADC转换时钟预定标值。
0—错误！未找到引用源。=CLK/1。
1—错误！未找到引用源。=CLK/2。
CLK为CPU时钟频率。
位6：CONT RUN，连续运行位。这位决定排序器工作在连续转换模式还是启动/停止模式。可以在当前转换序列正在执行时向这位写数，但是只有在当前转换序列完成后这位才生效。在连续模式下，不用对排序器复位；在启动/停止模式下，排序器必须被复位，才能使排序器指针指到CONVOO。
0—启动/停止模式。到达EOS后，排序器停止。试用于多时间序列触发。
1—连续转换模式。到达EOS后，排序器重新开始。
位5：INT PRI，ADC中断优先级位。
0—高优先级。
1—低优先级。
位4：SEQ CASC，排序器级联操作位。这位决定SEQ1和SEQ2是作为两个8状态排序器，还是级联成16状态排序工作。
0—双排序器模式。SEQ1和SEQ2是作为两个独立的8状态排序器工作。
1—级联模式。SEQ1和SEQ2级联成一个16状态排序器工作。
位3：CAL ENA，偏差校准使能。该位设置为1时，CAL ENA禁止模拟多路转换器，将HI/LO位和BRG ENA位选择的校准参考连接到ADC内核输入端，然后，设置ADCTRI2寄存器的位14（STRT CAL）为1就可以开始校准转换。注意：偏差校准使能位必须在STRT CAL位被使用之前先被置1。另外，若STEST
ENA=1，这位不能设为1。
0—禁止偏差校准模式。
1—使能偏差校准模式。
位2：BRG ENA,桥使能位。在校准模式下，桥使能位与HI/LO位一起，使参考电压或ADC输入。
0—满度参考电压接到ADC输入。
1—中点参考电压接到ADC输入。
位1：HI/LO,错误！未找到引用源。或错误！未找到引用源。选择位。在自测试模拟（STEST ENA=1）下，HI/LO位规定被连接的测试电压。在校准模式下，
HI/LO位规定参考源的极性，见表8.9。在正常工作模式下，HI/LO位无效。
0—用错误！未找到引用源。作为ADC输入。
1—用错误！未找到引用源。作为ADC输入。
BRG ENA HI/LO CAL ENA=1 参考电压/V STEST ENA=1 参考电压/V
0 0 错误！未找到引用源。错误！未找到引用源。
0 1 错误！未找到引用源。错误！未找到引用源。
错误！未找到引用源。
1 0 （错误！未找到引用源。—
错误！未找到引用源。）/2
错误！未找到引用源。
1 1 （错误！未找到引用源。—
错误！未找到引用源。）/2
表4.13 参考电压位选择
位0：STEST ENA,自测试功能使能位。自测试功能可以用于检查ADC模块是否能正常工作。
0—禁止自测试模式。
1—使能自测试模式。
CPU中断屏蔽寄存器（IMR）
中断屏蔽寄存器IMR映射到数据存储器空间中的地址为0004h，格式如图4.6所
示。
15-6 5 4 3 2 1 0 保留INT6屏蔽INT5屏蔽INT4屏蔽INT3屏蔽INT2屏蔽INT1屏蔽
0 RW RW RW RW RW RW
图4.14 中断屏蔽寄存器（IMR）格式
0—读书为0；RW—可读写