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简答：1.VHDL中变量与信号的主要区别一、变量是一个局部量，只能在进程和子程序，无延时，立即发生，主要作用是在进程中作为临时的数据存储单元。
从VHDL语句功能和行为仿真来看，信号与变量的差异主要表现在接受信息的方式和信息保持与传递的区域大小上。
（1）如：信号可以设置传输延迟量，而变量则不能；（2）如：信号可作为模块间的信息载体，如在结构体中个进程间传递信息；变量只能作为局部的信息载体，如只能在所定义的进程中有效。
（3) 变量的设置有时只是一种过渡，最后的信息传输和界面间的通信都是靠信号来完成综合后的信号将对应更多的硬件结构。
2.ASIC、FPGA、EDA、ISP的含义ASIC：专用集成电路FPGA：可编程逻辑器件EDA：电子设计自动化ISP：因特网服务提供商3.常用的库的名称（IEEE STD WORK VITAL）5.进程语句的特点（1）进程与进程，或其它并行语句之间的并行性，体现硬件电路并行运行特征。
（2）进程内部的顺序语句具有顺序与并行双重性。
顺序行为体现硬件的逻辑功能，并行行为体现硬件特征。
进程内部使用顺序语句，对一个系统进行算法、行为和逻辑功能进行描述，可以具有高抽象性的特点，可以与具体的硬件没有关联。
这种顺序仅是指语句执行上的顺序（针对于HDL的行为仿真），并不意味着PROCESS语句在综合后所对应的硬件逻辑行为也同样具有顺序性。
VHDL程序无法进行诸如软件语言那样的“单步”调试，因为整个程序是一个整体，不能割裂每一句，只能通过仿真波形来了解程序的问题。
（3）进程有启动与挂起两种状态。
（4）进程与进程，或其它并行语句之间通过信号交流。
（5）时序电路必须由进程中的顺序语句描述，而此顺序语句必须由不完整的条件语句构成。
推荐在一个进程中只描述针对同一时钟的同步时序逻辑，而异步时序逻辑或多时钟逻辑必须由多个进程来表达。
6.实体定义时端口方向OUT与BUFFER有何不同?OUT：输出端口。
定义的通道为单向输出（写）模式，即通过此端口只能将实体内的数据流向外部。
eda期末考试试题及答案EDA期末考试试题及答案一、选择题（每题2分，共20分）1. EDA（电子设计自动化）主要应用于以下哪个领域？A. 机械设计B. 建筑设计C. 电子电路设计D. 软件开发答案：C2. 在EDA软件中，以下哪个不是常见的设计流程？A. 原理图设计B. 电路仿真C. 手动布线D. 封装设计答案：C3. 下列哪个不是EDA工具的组成部分？A. 原理图编辑器B. PCB布局工具C. 3D建模软件D. 仿真分析工具答案：C4. 在EDA设计中，PCB指的是什么？A. 印刷电路板B. 个人计算机C. 程序控制板D. 功率控制板答案：A5. 以下哪个是EDA设计中常用的文件格式？A. .txtB. .pdfC. .schD. .jpg答案：C...（此处省略其他选择题）二、简答题（每题10分，共30分）1. 简述EDA设计流程的主要步骤。
答案：EDA设计流程通常包括原理图设计、电路仿真、PCB布局、布线、封装设计、测试与验证等步骤。
2. 解释什么是PCB布线，并说明其重要性。
答案：PCB布线是指在印刷电路板上将电子元件的引脚通过导电路径连接起来的过程。
布线的重要性在于它直接影响电路的性能、可靠性和生产成本。
3. 描述电路仿真在EDA设计中的作用。
答案：电路仿真在EDA设计中用于模拟电路在不同条件下的行为，帮助设计者预测电路的性能，优化设计，并在实际制造之前发现潜在的问题。
三、计算题（每题15分，共30分）1. 给定一个简单的RC电路，计算其时间常数τ。
答案：时间常数τ是电容C和电阻R的乘积，即τ = R * C。
2. 假设一个电路的输入信号频率为1kHz，计算其周期T。
答案：周期T是频率f的倒数，即T = 1/f = 1/1000Hz = 1ms。
四、设计题（20分）设计一个简单的放大器电路，并使用EDA工具绘制其原理图。
答案：（此处应有原理图，但无法提供图像，故省略）五、论述题（20分）论述在现代电子设计中，EDA工具的重要性及其对设计流程的影响。
EDA考试题题库及答案一、选择题1.一个项目的输入输出端口是定义在(A)A、实体中；B、结构体中；C、任何位置；D、进程中。
2.QuartusII中编译VHDL源程序时要求(C)A、文件名和实体可以不同名；B、文件名和实体名无关；C、文件名和实体名要相同；D、不确定。
3.VHDL语言中变量定义的位置是(D)A、实体中中任何位置；B、实体中特定位置；C、结构体中任何位置；D、结构体中特定位置。
4.可以不必声明而直接引用的数据类型是(C)A、STD_LOGIC；B、STD_LOGIC_VECTOR；C、BIT；D、ARRAY。
5.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是(C)A、FPGA全称为复杂可编程逻辑器件；B、FPGA是基于乘积项结构的可编程逻辑器件；C、基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D、在Altera公司生产的器件中，MAX7000系列属FPGA结构。
6.下面不属于顺序语句的是(C)A、IF语句；B、LOOP语句；C、PROCESS语句；D、CASE语句。
7.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是(A)A、器件外部特性；B、器件的内部功能；C、器件的综合约束；D、器件外部特性与内部功能。
8.进程中的信号赋值语句，其信号更新是(C)A、按顺序完成；B、比变量更快完成；C、在进程的最后完成；D、都不对。
9.在EDA工具中，能完成在目标系统器件上布局布线软件称为(C)A、仿真器B、综合器C、适配器D、下载器10.VHDL常用的库是(A)A、IEEE；B、STD；C、WORK；D、PACKAGE。
11.在VHDL中，用语句(D)表示clock的下降沿。
A、clock'EVENT；B、clock'EVENT AND clock='1'；C、clock='0'；D、clock'EVENT AND clock='0'。
eda技术实用教程期末考试题及答案一、选择题（每题2分，共20分）1. EDA技术中，FPGA代表的是（）。
A. 现场可编程逻辑阵列B. 现场可编程门阵列C. 现场可编程逻辑器件D. 现场可编程门器件答案：B2. 在EDA技术中，VHDL是一种（）。
A. 硬件描述语言B. 软件描述语言C. 系统描述语言D. 网络描述语言答案：A3. 下列哪个不是EDA工具的主要功能（）。
A. 逻辑综合B. 电路仿真C. 代码编译D. 布局布线答案：C4. 在VHDL中，下列哪个关键字用于定义并行语句（）。
A. ifB. beginC. loopD. process答案：B5. 在EDA技术中，用于测试和验证数字电路的EDA工具是（）。
A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案：B6. 下列哪个不是FPGA的配置方式（）。
A. 在系统可编程B. 串行配置C. 并行配置D. 网络配置答案：D7. 在VHDL中，用于定义信号的关键字是（）。
B. constantC. signalD. type答案：C8. 在EDA技术中，用于描述数字电路行为的模型是（）。
A. 结构模型B. 数据流模型C. 行为模型D. 混合模型答案：C9. 在VHDL中，下列哪个关键字用于定义过程（）。
A. procedureB. functionD. entity答案：C10. 在EDA技术中，用于优化电路性能的EDA工具是（）。
A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案：C二、填空题（每题2分，共20分）1. EDA技术中的“EDA”代表的是______、______和______。
答案：电子设计自动化2. VHDL中的并发语句包括______、______、______和______。
答案：信号赋值、条件信号赋值、选择信号赋值、元件实例化3. 在FPGA设计中，______是用于存储配置数据的非易失性存储器。
EDA考试复习试题及答案EDA考试复习试题及答案一、选择题：(20分)1.下列是EDA技术应用时涉及的步骤：A.原理图/HDL文本输入;B.适配;C.时序仿真;D.编程下载;E.硬件测试;F.综合请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程：A→___F___→___B__→____C___→D→___E____2.PLD的可编程主要基于A.LUT结构或者B.乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA基于____A_____CPLD基于____B_____3.在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。
对于A.FPGAB.CPLD两类器件：一位热码状态机编码方式适合于____A____器件;顺序编码状态机编码方式适合于____B____器件;4.下列优化方法中那两种是速度优化方法：____B__、__D__A.资源共享B.流水线C.串行化D.关键路径优化单项选择题：5.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中，___D___是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件;B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束;C.综合可理解为，将软件描述与给定的'硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
D.综合是纯软件的转换过程，与器件硬件结构无关;6.嵌套的IF语句，其综合结果可实现___D___。
A.条件相与的逻辑B.条件相或的逻辑C.条件相异或的逻辑D.三态控制电路7.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
DA.idata<=“00001111”;B.idata<=b”0000_1111”;C.idata<=X”AB”;D.idata<=B”21”;8.在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D___。
第1页（共5页）班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 BA ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。
A ．器件外部特性B ．器件的综合约束C ．器件外部特性与内部功能D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。
A ．State0B ．9moonC ．Not_Ack_0D ．signall4．以下工具中属于FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC ．MA TLABD ．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。
A ．立即完成B ．按顺序完成C ．在进程的最后完成D ．都不对6．以下关于CASE 语句描述中错误的是 AA ．CASE 语句执行中可以不必选中所列条件名的一条B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”C ．CASE 语句中的选择值只能出现一次D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITH B ．STD_LOGIC_1164C ．STD_LOGIC_UNSIGNEDD ．STD_LOGIC_SIGNED8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。
08EDA复习题一、单项选择题：（20分）1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是__C_____。
A. CPLD即是现场可编程逻辑器件的英文简称；B. CPLD是基于查找表结构的可编程逻辑器件；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，__C____是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；C.综合是纯软件的转换过程，与器件硬件结构无关；D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为___B_______。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最终产品----掩膜；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。
4．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→____B____→综合→适配→__________→编程下载→硬件测试。
①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定A．③① B.①② C.④⑤ D.④②5．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的__B____。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法无法对电路进行功能描述；C.原理图输入设计方法一般是一种自底向上的设计方法；D.原理图输入设计方法也可进行层次化设计。
《EDA技术与项目训练》选择题1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是 A 。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. 关于1987标准的VHDL语言中，标识符描述正确的是A 。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7. 关于1987标准的VHDL语言中，标识符描述正确的是B 。
A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符8. 符合1987VHDL标准的标识符是 A 。
A. A_2B. A+2C. 2AD. 229. 符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD.2a10. 不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_111. 不符合1987VHDL标准的标识符是 D 。
A. a2b2B. a1b1C. ad12D. %5012. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置 D. 结构体中特定位置13. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置 D. 结构体中特定位置14. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中15. 变量和信号的描述正确的是 A 。
eda期末考试题目及答案一、选择题（每题2分，共20分）1. EDA（电子设计自动化）的主要功能是什么？A. 电路设计B. 电路仿真C. 电路测试D. 所有以上选项2. 在EDA中，HDL指的是什么？A. 高级设计语言B. 硬件描述语言C. 硬件开发语言D. 硬件描述逻辑3. 下列哪个不是EDA工具的主要组成部分？A. 原理图编辑器B. 仿真器C. 编译器D. 汇编器4. 在EDA中，FPGA代表什么？A. 现场可编程门阵列B. 固定可编程门阵列C. 功能可编程门阵列D. 快速可编程门阵列5. 以下哪个是EDA设计流程中的必要步骤？A. 原理图绘制B. 电路板布局C. 焊接D. 电路测试二、填空题（每空2分，共20分）6. 常见的EDA软件有______、______和______。
答案：Cadence, Altium Designer, Mentor Graphics7. 在EDA中，______是一种用于设计和验证数字电路的图形化编程语言。
答案：VHDL8. EDA工具可以帮助工程师进行______和______。
答案：设计优化，性能分析9. 与ASIC相比，FPGA的优点是______和______。
答案：灵活性高，开发周期短10. 在EDA设计中，布局和布线是实现______的关键步骤。
答案：电路板物理结构三、简答题（每题10分，共30分）11. 简述EDA在现代电子设计中的重要性。
答案：EDA在现代电子设计中的重要性体现在它能够提高设计效率，降低成本，缩短产品上市时间，同时提高设计的可靠性和可维护性。
12. 解释什么是仿真，并说明在EDA设计流程中仿真的作用。
答案：仿真是一种模拟实际电路在不同条件下行为的技术。
在EDA 设计流程中，仿真用于验证设计的正确性，预测电路的性能，以及发现潜在的问题，从而在实际制造之前进行必要的修改。
13. 描述FPGA与ASIC在应用上的主要区别。
答案：FPGA是一种可编程的硬件，可以在设计完成后重新配置，适用于需要快速原型开发和灵活设计调整的场景。
三、改错；找到5处错误并改正（10分）LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ；ENTITY CNT4 ISPORT ( CLK ：IN STD_LOGIC ;Q ：OUT STD_LOGIC_VECTOR(3 DOWNTO 0））END ；ARCHITECTURE bhv OF CNT ISSIGNAL Q1 : STD_LOGIC_VECTOR（3 DOWNTO 0）；BEGINPROCESS （CLK）BEGINIF CLK'EVENT AND CLK THENQ1 〈= Q1 + 1 ;END PROCESS ；Q 〈= Q1 ；END bhv;四、设计,要求写出完整的vhdl代码。
(65分）1、16位硬件加法器，要求有进位输入和进位输出。
（15分）2、七段数码管译码显示电路设计(数码管共阳极接法）（12分)要求输入BCD码，输出驱动数码管显示0到93、十进制加法计数器，要求有复位功能。
(13分）4、上升沿触发的D触发器，要求用三种方式描述,实体可只写一个。
（15分）B ： IN STD_LOGIC_VECTOR（15 DOWNTO 0) ；S ： OUT STD_LOGIC_VECTOR(15 DOWNTO 0) ；COUT ： OUT STD_LOGIC )；END ADDER4B ;ARCHITECTURE behav OF ADDER16 ISSIGNAL SINT : STD_LOGIC_VECTOR(16 DOWNTO 0）；SIGNAL AA,BB ： STD_LOGIC_VECTOR（16 DOWNTO 0） ; BEGINAA〈='0'&A ；BB<=’0'＆B ;SINT <= AA + BB + CIN ；S <= SINT(15 DOWNTO 0）；COUT <= SINT（16）；END behav ；实体正确7分，能完成加法5分,进位正确3分2、七段数码管译码显示电路设计（数码管共阳极接法）（12分）要求输入BCD码，输出驱动数码管显示0到9LIBRARY IEEE ；USE IEEE.STD_LOGIC_1164。
二、名词解释，写出下列缩写的中文（或者英文）含义： 1.FPGA Field－Programmable Gate Array 现场可编程门阵列2 VHDL Very-High-Speed Integrated Circuit Hardware Description Language)甚高速集成电路硬件描述语言3 HDL Hardware Description Language硬件描述语言5 CPLD Complex Programmable Logic Device复杂可编程逻辑器件6 PLD Programmable Logic Device 可编程逻辑器件7 GAL generic array logic通用阵列逻辑8. LAB Logic Array Block逻辑阵列块9. CLB Configurable Logic Block 可配置逻辑模块10 EABEmbedded Array Block 嵌入式阵列块11SOPC System-on-a-Programmable-Chip 可编程片上系统12. LUT Look-Up Table 查找表13. JTAG Joint Test Action Group 联合测试行为组织14.IP Intellectual Property 知识产15.ASIC Application Specific Integrated Circuits 专用集成电路16 .ISP In System Programmable 在系统可编程17. ICR 在电路可重构18. RTL寄存器传输19.EDA电子设计自动化试题一一、简答题第1题：EDA的工程设计流程。
第2题：FPGA和CPLD的开发应用选择应考虑哪些问题？第3题：从适用范围、进程中的赋值行为特性、赋值语句的语法格式三方面比较‚变量‛与‚信号‛。
第4题：(a) 如何描述时钟边沿？(b) VHDL程序代码中的"－－"的语义是什么？(c) 若要使用别的设计者的程序包应当怎么做？二、程序题第1题：分析下列程序段是否有错，如果有请说明错误原因。
程序段1：SIGNAL value : INTEGER RANGE 0 TO 15;SIGNAL out1 : STD_LOGIC ;CASE value ISWHEN 0 TO 10 => out1<= '1';WHEN 10 TO 15 => out1<= '0';当value取十时END CASE;程序段2：ARCHITECTURE bad OF ex ISSIGNAL a_vect: STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL b_vect: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN‘0’&a<=b;END;程序段3：IF sel =’1’ THENC <= ‚01‛;ELSIF John =‛100‛ THENC<=‛10‛;ELSE c<=‛00‛;ELSE C<=‛11‛;END IF;第2题：判断下列VHDL标识符是否合法，如果有误则指出原因。
(1) _Decoder_1;(2) 2FFT;(3) Sig_#N;(4)RyY_RsT_;(5) data_ _BUS;第3题：下面的赋值语句执行之后矢量a ,b将分别得到什么值？ARCHITECTURE rtl OF ex ISSIGNAL a, b: STD_LOGIC_VECTOR (4 downto 0);SIGNAL c: STD)LOGIC_VECTOR (0 to 2);BEGINa <= (1=>'0', 2=>'1', 4=>'1', others=>b(4));a的第一赋值为’0’,二四位赋值为’1’,其他位（0,3位）赋值为b的第四位0,其结果为10100b <= (0=>'1', 2=>'0', 3=>'1',others=>c(1)); b的第0三位赋值为’1’,第二位赋值为‘0’，其他位（1，4位）赋值为c的第一位0，结果为01001c <= "001";end;第4题：对下面的功能写一个实体(Component_A)和一个结构体(rtl), 数据类型全部指定为标准逻辑位。
d_out <= (a_in and b_in) and c_in;第5题：用TYPE语句定义一个具有16个元素的数组数据类型ST1，数组中的每一个元素的数据类型为标准逻辑位；用SUBTYPE语句定义整数数据类型的一个子集digits，其取值范围约束到0到9。
（8分）第6题：用if语句设计一个元件，下图表示其输入和输出（括号中为其取值）,该元件应当有右表所示的行为。
第7题：分析下面程序，简要说明程序运行过程及实现的功能，假设A不等于B。
SIGNAL a, b : STD_LOGIC_VECTOR (1 DOWNTO 0); （8分）SIGNAL a_less_then_b : BOOLEAN;...a_less_then_b <= FALSE ;FOR i IN 1 DOWNTO 0 LOOPIF (a(i)='1' AND b(i)='0') THENa_less_then_b <= FALSE ;EXIT ;ELSIF (a(i)='0' AND b(i)='1') THENa_less_then_b <= TRUE ;EXIT;ELSE NULL;END IF;END LOOP;第8题：从‚进程中的信号与变量的赋值不同‛来分析下列两个程序例，两个程序综合后各产生了多少个锁存器，说明其原因。
例1：ENTITY reg1 ISPORT ( d : in BIT;Clk : in BIT;Q : out BIT);END reg1;ARCHITECTURE reg1 OF reg1 ISSIGNAL a, b : BIT;BEGINPROCESS (clk)BEGINIF clk='1' AND clk’event THENa <= d;b <= a; q <= b;END IF;END PROCESS;END reg1;例2：ENTITY reg1 ISPORT ( d: in BIT;clk: in BIT;q: out BIT);END reg1;ARCHITECTURE reg1 OF reg1 ISBEGINPROCESS (clk)VARIABLE a, b : BIT;BEGINIF clk='1' AND clk’event THENa := d;b := a; q <= b;END IF;END PROCESS;END reg1;第9题：用有限状态机设计一个可复位的序列检测器，当序列检测器连续收到一串二进制码‚1101‛时，电路输出1，否则输出0。
（12分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.ETD_LOGIC_UNSINGE.ALL;ENTITY Z1101 ISPORT(CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END;ARCHITECTURE BHV OF Z1101 ISTYPE STATE IS (STO,ST1)【实验7】用状态机实现序列检测器的设计1、实验目的：用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。
2、实验原理：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。
在检测过程中，任何一位不相等都将回到初始状态重新开始检测。
例4描述的电路完成对序列数"11100101"的。
当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则仍然输出“B”。
【例4】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK ISPORT( DIN，CLK，CLR : IN STD_LOGIC ; --串行输入数据位/工作时钟/复位信号AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); --检测结果输出END SCHK;ARCHITECTURE behav OF SCHK ISSIGNAL Q : INTEGER RANGE 0 TO 8 ;SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); --8位待检测预置数BEGIND <= "11100101 " ; --8位待检测预置数PROCESS( CLK, CLR )BEGINIF CLR = '1' THEN Q <= 0 ;ELSIF CLK'EVENT AND CLK='1' THEN --时钟到来时，判断并处理当前输入的位CASE Q ISWHEN 0=> IF DIN = D(7) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ;WHEN 1=> IF DIN = D(6) THEN Q <= 2 ; ELSE Q <= 0 ; END IF ;WHEN 2=> IF DIN = D(5) THEN Q <= 3 ; ELSE Q <= 0 ; END IF ;WHEN 3=> IF DIN = D(4) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ; WHEN 4=> IF DIN = D(3) THEN Q <= 5 ; ELSE Q <= 0 ; END IF ; WHEN 5=> IF DIN = D(2) THEN Q <= 6 ; ELSE Q <= 0 ; END IF ; WHEN 6=> IF DIN = D(1) THEN Q <= 7 ; ELSE Q <= 0 ; END IF ; WHEN 7=> IF DIN = D(0) THEN Q <= 8 ; ELSE Q <= 0 ; END IF ; WHEN OTHERS => Q <= 0 ;END CASE ;END IF ;END PROCESS ;PROCESS( Q ) --检测结果判断输出BEGINIF Q = 8 THEN AB <= "1010" ; --序列数检测正确，输出“A” ELSE AB <= "1011" ; --序列数检测错误，输出“B” END IF ;END PROCESS ;END behav ;第十题：0000—1101循环LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.ETD_LOGIC_UNSINGE.ALL;ENTITY Z1101 ISPORT(CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END;ARCHITECTURE BHV OF Z1101 ISSIGNAL Q1: STD_LOGIC_VECTOR(3 DOWNTO 0));BEGINPROCESS(CLK)BEGINIF CLK’EVENT AND CLK=’1’ THENIF Q1<1101THEN Q1<=Q1+1;ELES Q1<=(OTHER=>’0’;END IF;END PROCESS; Q<=Q1;END BHV试题二一、简答题第1题：EDA技术的主要内容。
