数字电路课程设计
装订线题目
学院电子信息工程学院专业学号姓名
教师
2014年 6 月
9 日
利用cpld设计可调时数字钟
：
摘要
本数字钟采用动态显示数字的方法，输入512hz的时钟信号，驱动显示位选信号产生，
位选信号以85hz从0到6不断地扫描数码管。
输入2hz信号通过2分频变成秒信号，秒信号驱动时钟计数模块计数，完成时钟计数的
功能，在位选信号扫描到相应的数码管时，计数器将计数的结果显示在数码管上，由于视觉
残留的关系，人眼会感觉到数字一直在显示，从而实现计时功能。
在手动调节时钟时，有三个按键，一个实现清零，一个作为分调整按键，最后一个作为
时调整按键。调整时间键在对应时或者分数码管后通过按压按键产生脉冲使数码管实现加一
的运算，从而改变时间，将1hz闪烁的小数点接在秒信号上即可。
关键词：cpld 计数器分频器三选择器七段译码器
装订线
目录
一总体设计方案 .................................... ..1 1.1设计要求 ........... . .................................1 1.2设计原理...............................................1 1.2.1电源电路..............................................1 1.2.2振荡电路与分频电路..................................1 1.2.3显示电路................... ..........................2 1.2.4jtag下载接口..........................................2 1.2.5cpld电路原理图. (3)
二各模块说明 (4)
2.1设计思路及步骤 .........................................4 2.2总体框图...............................................4 2.3各模块说明..................................... .......4 2.
3.1 7段译码器..........................................4 2.3.2 消抖模块............................................5 2.3.3与门模块............................................5 2.3.4数据选择器模块......................................6 2.3.5 d触发器模块........................................6 2.3.6非门模块............................................7 2.3.7或门模块............................................7 2.3.8十进制计数模块......................................7 2.3.9位选模块............................................8 2.3.10秒计数模块.........................................8 2.3.11六进制模块.........................................10 2.3.12分计数模块.........................................11 2.3.13分频器模
块.........................................12 2.3.14顶层总模
块 (13)
2.4数字钟电路总图 (12)
三课程总结 (16)
3.1遇到的问题及其解决办法 .................................16 3.2 收获与体会............................................16 参考文
献 (16)
一总体设计方案
1.1设计要求
1、以数字形式显示时、分、秒的时间；
2、要求手动校时、校分；
3、时与分显示
之间的小数点常亮；
4、分与秒显示之间的小数点以1hz频率闪烁；
5、各单元模块设计即可采用原理图方式也可以用verilog程序进行设计。
1.2设计原理 1.
2.1 电源电路
如图1.1示为实验所需的电源电路。
图1-1 电源电路图
1.2.2 振荡电路与分频电路
晶体振荡器给数字钟提供一个频率稳定准确的32768hz的方波信号,可保证数字钟的走
时准确及稳定.
分频电路采用t触发器对其分频，每经过一个t触发器对其二分频，所以各点的分频倍
数分别为：qd: 24 qe: 25 qf: 26 qg: 27 qh: 28 qi: 292 qj: 210 ql: 212 qm: 213 qn: 214；
此处采用的是32768hz的晶振，故分频之后qf:512hz、qi:64hz、qn:2hz。
1 / 20篇二：数字钟实训报告
实验项目数字钟设计与制作
一、设计指标
1. 显示时、分、秒。
2. 可以24小时制或12小时制。
3. 具有校时功能，可以对小时和分单独校时，对分校时的时候，停止分向小时进位。
校时时钟源可以手动输入或借用电路中的时钟。
4. 具有正点报时功能，正点前10秒开始，蜂鸣器1秒响1秒停地响5次。（选做）
5. 为了保证计时准确、稳定，由晶体振荡器提供标准时间的基准信号。
二、设计方案
数字钟实际上是一个对标准频率（1hz）进行计数的计数电路。由于计数的起始时间不可
能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1hz时间
信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。数字钟组成框图如图所
示。
1．晶体振荡器电路
晶体振荡器电路给数字钟提供一个频率稳定准确的32768ｈz的方波信号，可保证数字钟
的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。
一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用ｔｔｌ门电路构成；另一类
是通过ｃｍｏｓ非门构成的电路，本次设计采用了后一种。如图（b）所示，由ｃｍｏｓ非门
ｕ１与晶体、电容和电阻构成晶体振荡器电路，ｕ２实现整形功能，将振荡器输出的近似于
正弦波的波形转换为较理想的方波。输出反馈电阻ｒ１为非门提供偏置，使电路工作于放大
区域，即非门的功能近似于一个高增益的反相放大器。电容ｃ１、ｃ２与晶体构成一个谐振
