组成设计报告- 十进制计数器

计算机组成原理

课程设计报告

专业计算机科学与技术

班级 0901

学号 2009115010121

姓名汪敏

指导教师杨维均

时间 2011.12

湖北师范学院

计算机科学与技术学院

两位十进制加法计数器

一、实验目的与要求

1、学习用集成触发器构成计数器的方法

2、掌握中规模集成计数器的使用及功能测试方法

二、实验题目

设计一个0～99计数显示电路，具有加减、清零、预置数功能。

三．实验器材

2个数码管，2个74KS248,2个74LS192（1）,1个74LS00()，一个面包板,及若干电阻和电线。

四．实验原理

计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

1、计数器的级联使用

一个十进制计数器只能表示0~9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。

同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。

图3是由CC4019利用进位输出CO控制高一位的CP U端构成的加计数级联图。

图3 CC40192级联电路

2、实现任意进制计数

（1）用反馈清零法获得任意进制计数器

假定已有N进制计数器，而需要得到一个M进制计数器时，只要M

3.下面为192的引脚图：

图中LD——异步置数端，CP U----加计数端，CP D——减计数端，CO——非同步进位输出端，BO——非同步借位输出，A、B、C、D——计数器输入端，Q A、Q B、Q C、Q D——数据输出端，R D——异步清零端。

CC40192（功能同74HC192）的功能如表1，说明如下：

当清零端R D为高电平“1”时，计数器直接清零；R D置低电平则执行其它功能。

当R D为低电平，置数端LD也为低电平时数据直接从置数端A、B、C、D置入计数器。

当R D为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行8421码十进制加法计数。执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D输入，表2为8421码十进制加、减计数器的状态转换表。

表1

表2

减法计数

4. 下面为248的引脚图

图5.3.2 74ls248功能

五．实验电路

以下为实验的电路图：

六．测试内容

(1)清除

令CR=1，其它输入为任意态，这时Q3Q2Q1Q0＝0000，译码数字显示为0。清除功能完成后，置CR ＝0

(2)置数

CR＝0，CP U，CP D任意，数据输入端输入任意一组二进制数，令= 0，观察计数译码显示输出，予置功能是否完成，此后置LD＝1。

(3)加计数

CR＝0，LD＝CP D＝1，CP U接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CP U的上升沿。

七．实验小结

1．本次实验主要是掌握计数器的原理及结构，并且熟练掌握各进制的电路实现。在连面包板时注意铜线的两头弄长一点，接触到底部的铜片，否则会出现问题，并且将铜线弄平整，会美观一些。在调试的时候，注意不要接到了12v电源以免烧坏电路，注意测试写入数据和读出数据应该注意的顺序，以免对实验结果造成影响。

2．我的电路图连好后，拿去测试两个数码管上各亮了一段，几分钟后便全黑了。问题出在电线或芯片上，同样的电路图连到面包板上后，别人一次性调试好了。

3．本实验主要考察对各种芯片功能的熟练程度以及芯片组合后的功能扩展，例如十进制的设计便是由最简单的十六进制演变而来。

4．74LS191和74LS192的很多功能类似，只是清零是有所不同。74LS191是集成单时钟十进制同步加/减计数器,而74LS192是集成双时钟十进制同步加/减计数器,74LS192有异步清零功能,74LS191没有专用的清零功能。

2011年12月21日

汪敏