时序逻辑电路
——60进制同步计数器的实现及其改进电路一、题目：
试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED数码管显示计数进制。采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。例如，采用同步加法计数器74LS 161构成60进制加法计数器的参考电路如图2所示。
图2
二、分析：
这个实验要求用同步加法计数器74LS161构成60进制加法计数器，并用555产生脉冲信号，不妨把这个设计分成时钟信号生成的设计和计数器的设计。
时钟输入信号的设计：
555定时器简介
555定时器是一种模拟电路和数字电路相结合的中规模集成器件，它性能优良，适用范围很广，外部加接少量的阻容元件可以很方便地组成单稳态触发器和多谐振荡器，以及不需外接元件就可组成施密特触发器。因此集成555定时被广泛应用于脉冲波形的产生与变换、测量与控制等方面。
下图为用555定时器设计的多谐振荡器的电路图及其电路产生的波形。
由多谐振荡器原理，结合上图可知其振荡周期
12
T T T =+。1T
为电容充电时间，
2
T 为电容放电时间。
充电时间 11212()ln 20.7()T R R C R R C =+≈+ 放电时间 222ln 20.7T R C R C =≈
矩形波的振荡周期121212ln 2(2)0.7(2)T T T R R C R R C =+=+≈+ 555组成的多谐振荡器实际电路参数的选择：
由于实际电路所给的器件有限，其R 1 = R 2 =510 K Ω，RC 振荡器电容为1uF ，五号管脚所接的Cs
为
10PF 。所以其振荡周期为
T
=
=1.53*0.7=1.071s ，所以其周期为约为1s.
60进制加法计数器的设计： 74LS161简介：
74LS161 为可预置的4 位二进制同步计数器,它可以灵活的运用在各种数字电
路，以及单片机系统种实现分频器等很多重要的功能其管脚图如下：
74LS161 的清除端是异步的。当清除端CLEAR 为低电平时，不管时钟端CLOCK 状态如何，即可完成清除功能。
74LS161的预置是同步的。当置入控制器LOAD 为低电平时，在CLOCK上升沿作用下，输出端QA－QD 与数据输入端A－D 相一致
74LS161的计数是同步的，靠CLOCK 同时加在四个触发器上而实现的。当ENP、ENT 均为高电平时，在CLOCK上升沿作用下QA－QD 同时变化，从而消除了异步计数器中出现的计数尖峰。在CLOCk 出现前，即使ENP、ENT、CLEAR 发生变化，电路的功能也不受影响。
74LS161有超前进位功能。当计数溢出时，进位输出端（RCO）输出一个高电平脉冲，其宽度为QA 的高电平部分。
74LS161在不外加门电路的情况下，可级联成N 位同步计数器。
(74LS161功能表)
本次试验设计要设计60进制加法计数器，其大于一个74LS161的计数范围需要进行级联。借助Cr对计数器清零，可以实现60进制的计数。由于74LS161
为异步加法计数器故需在低位的Q
C 、Q
B
和高位的Q
B
、Q
A
进行与运算后进行与非运
算后作为清零信号，于是得到下图的计数器。
（满足要求的初始方案)
改进方案：
由于74LS161直接清零方式为异步清零，这种清零方式会导致清零的不可靠，需要对清零进行一定的改进，使不可靠清零变成可靠清零。74LS161的预置是同步的。当置入控制器LOAD 为低电平时，在CLOCK上升沿作用下，输出端QA －QD 与数据输入端A－D 相一致。由此我们可以通过采用预置的方式，确保其清零的可靠性。
其改进电路如下：
（改进后电路）
三、仿真验证：
（为了便于仿真把电阻的阻值改为了510 ，让其周期变为实际电路的千分之一，即为一毫秒）
改进前的仿真电路：
改进后的仿真电路：
仿真时改进前后的电路都能够完成60进制加法计数。但是我们用示波器观测改进前清零信号和改进后的置零信号时，可明显看到其中的不同：
改进前的清零信号
改进后的置零信号
可以看到改进前清零信号是一个时间很短很短的一个脉冲，这种短时间的脉冲很容易导致清零的不可靠。改进后我们可以看到置零信号为一个时钟的低电平，这个置零信号使清零更充分。
四、总结：
可以看到设计的电路都能够完成设计题目的基本要求，而其改进方法，主要是在同步计数器在异步清零时的不可靠而加以改进，采用置数的方式，使清零更充分，改进的电路也达到了实验预先的期望，提高了清零的可靠性。
通过此次设计，加深了对555定时器的工作原理及由其构建电路的认识，掌握如何用其搭建多谐振荡器。对计数器有了进一步的理解，尤其对异步清零来说，确保其清零的可靠性是相当有必要的，通过实验，让我对其有了进一步的理解。
