VHDL课程设计
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VHDL课程设计
可编程逻辑器件及应用课程设计
题目：数字电子钟设计与实现姓名： 11111
学号：
班级：
同组人员： 1111 指导教师： 1111 完成日期：
目录
一、设计目的
二、设计内容
三、设计原理
四、设计方法
4.1分频器（输入1024Hz频率，输出1Hz和512Hz信号）
4.2六十进制计数器
4.3二十四进制计数器
4.4整点报时模块（数据选择器）
4.5校时校分模块
4.6完整数字钟
4.7开发平台及硬件显示结果
五、课程设计总结
一、设计目的
1.熟练的运用数字系统的设计方法进行数字系统设计
2.掌握较复杂的数字系统设计
3.掌握原理图设计方法和VHDL语言设计方法
二、设计内容
分别用原理图和VHDL语言设计
1.显示时、分、秒的数字钟，显示格式如下：
具有清零、校时、校分、整点报时等功能
三、设计原理
该系统由振荡器、分频器、“时、分、秒”计数器、译码器
及显示器、校时电路、整点报时电路等组成。石英晶体振荡器和分频器产生整个系统的时基信号，它直接决定计时系统的精度。“秒计数器”采用六十进制计数器，每累计60秒向“分计数器”进位；“分计数器”采用六十进制计数器，每累计60分向“时计数器”进位；“时计数器”采用二十四进制计数器，按照“24翻1”规律计数。“时、分、秒”计数器的输出经译码器送显示器显示。校时电路用来当计时出现误差时对“时、分、秒”进行校对调整。整点报时电路是根据计时系统的输出状态产生一脉冲信号，然后去触发音频发生器实现报时。
四、设计方法
4.1分频器（输入1024Hz频率，输出1Hz和512Hz信号）
数字钟系统中需要1Hz、512Hz、1024Hz三种脉冲信号。1Hz 信号用于计数的秒信号，也用于校时、校分的信号，1024Hz和512Hz用于整点报时。由于系统板上提供1024Hz信号，用分频器可得到这些信号。
1)原理图设计
原理图设计时，可用三个16进制计数器74161串接后得到1Hz、512Hz两种脉冲信号。
分频器原理图：