第2章 多核ARM体系结构
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第2章 ARM7体系结构(删减版)
PC
PC-4
PC-8
取指
译码
执行
处理指令并将结果写回寄存器 识别将要被执行的指令 从寄存器装载一条指令
从ARM状态切换到Thumb状态的程序代 ARM状态切换到 状态切换到Thumb状态的程序代 码如下： 码如下：
跳转地址标号 CODE32
ARM指令集
LDR BX CODE16 Lable MOV
正常操作过程中，在执行一条指令的同时对下一条 正常操作过程中， (第二条)指令进行译码，并将第三条指令从存储器中取 第二条)指令进行译码， 出。
2.2 ARM7TDMI
三级流水线
在ARM状态下，流水线上各指令的地址为 ARM状态下 状态下， 水线分3 分别为： 水线分3级，分别为： ARM7TDMI的流 ARM7TDMI的流
存储器的字与半字
从偶数地址开始的连续2个字节构成一个半字 从偶数地址开始的连续2个字节构成一个半字; 半字; 以能被4整除的地址开始的连续4个字节构成一个字 以能被4整除的地址开始的连续4个字节构成一个字； ARM指令的长度刚好是一个字，Thumb指令的长度 ARM指令的长度刚好是一个字，Thumb指令的长度 指令的长度刚好是一个字 刚好是一个半字。 刚好是一个半字。
简介 ARM7TDMI是基于 ARM7TDMI是基于ARM体系结构V4 是基于ARM体系结构 体系结构V4 版本的低端ARM核 其弥补了ARM6很难 版本的低端ARM核。 其弥补了ARM6很难 在低于5V电压下稳定工作的不足， 5V电压下稳定工作的不足 在低于5V电压下稳定工作的不足，还增加 了后缀所对应的功能： 了后缀所对应的功能： 注意： ARM核 并非芯片，ARM核与 注意：“ARM核”并非芯片，ARM核与 其它部件如RAM、ROM、 其它部件如RAM、ROM、片内外设组合在 一起才能构成现实的芯片。 一起才能构成现实的芯片。
嵌入式系统原理及应用 (2)
第2章 ARM核及ARM处理器的体系结构
5．StrongARM系列 StrongARM系列微处理器是采用ARM体系结构高度集 成的32位RISC微处理器。它融合了Intel公司的设计和处理技 术以及ARM体系结构的电源效率，采用在软件上兼容 ARMv4体系结构、同时具有Intel技术优点的体系结构。 StrongARM系列产品包括：SAll0处理器、SAlll0、 SAlll0PDA系统芯片和SAl500多媒体处理器芯片等。其中， SAlll0微处理器集成了32位的ARM处理器核和系统支持逻辑 以及多通信通道、LCD控制器、存储器、PCMCIA控制器、 通用I/O口的高集成度通信控制器。该处理器的最高频率是 206 MHz。
第2章 ARM核及ARM处理器的体系结构
2.12 看门狗定时器 2.13 边界对准与端序 2.14 地址重映射 2.15 ARM处理器的片上总线标准AMBA 2.16 AMBA 2.0片上总线的主控单元和从动单元 2.17 AMBA 2.0总线的时序 2.18 ARM7处理器核的S3C4510B 2.19 I/O端口统一编址与特殊功能寄存器 本章小结 习题与思考题
第2章 ARM核及ARM处理器的体系结构
2.1 ARM的发展历史
20世纪90年代初，半导体行业产业链形成设计业、制 造业、封装测试业三业分离的产业分工。台湾台机电等半 导体公司如雨后春笋般涌现出来。而英国ARM(Advanced RISC Machines)公司既不生产芯片，也不销售芯片，而是 设计出高效的IP核，授权给各半导体公司使用；半导体公 司在ARM技术的基础上，根据自己公司的产品定位，添加 自己的设计并推出芯片产品；最后由OEM(Original Equipment Manufacturer)客户采用这些芯片来构建基于 ARM技术的最终应用系统产品。经过10多年的发展，ARM 公司已经成为业界领先的IP供应商。
ARM体系结构
Cort ex-M35P
Cort ex-M7
Cort ex-M4
Cort ex-M33
Cort ex-M38 Cort ex-M0
C ort ex-M1
Cortex-M0+ Cortex-M23
嵌入式系统设计
图2-1 Cortex系列处理器发展历程简图
1
4
2.2 ARM指令集体系结构的发展
网络应用： 随着宽带技术的推广，采用ARM技术的ADSL芯片正逐步
基于ARM技术的微处理器应用约占据了32位RISC微 处理器75％以上的市场份额，ARM技术正在逐步渗 入到我们生活的各个方面。
嵌入式系统设计
4
2.1 ARM简介
世界各大半导体生产商从ARM公司购买其设计 的ARM微处理器核，根据各自不同的应用领域，加 入适当的外围电路，从而形成自己的ARM微处理器 芯片进入市场。
指令的强弱是CPU的重要指标，指令集是提高微处理器效率的最有效工具 之一。从现阶段的主流体系结构来讲，指令集可分为复杂指令集（CISC） 和精简指令集（RISC）两部分。
1．CISC机器 CISC体系的指令特征为使用微代码，计算机性能的提高往往是通过增加 硬件的复杂性来获得的。
优点：指令丰富，功能强大，寻址方式灵活，能够有效缩短新指令的微 代码设计时间，允许设计师实现CISC体系机器的向上相容。 缺点：指令集及晶片的设计比上一代产品更复杂，不同的指令需要不同 的时钟周期来完成，执行较慢的指令，将影响整台机器的执行效率。
➢ 符号化和非符号化半字及符号化字节的存/取指令；
➢ 增加了16位Thumb指令集；
➢ 完善了软件中断SWI指令的功能；
➢ 处理器系统模式引进特权方式时使用用户寄存器操作;
第2章 ARM体系结构
第2章ARM体系结构ARM体系结构概述 ARM编程模型ARM基本寻址方式 ARM指令集汇编语言程序设计1.ARM体系结构概述ARM简介ARM体系结构的特点 ARM处理器结构ARM体系的变种ARM处理器内核ARM处理器核1.1 ARM简介Advances RISC Machines(称为ARM)由Acorn、Apple和VLSI公司1990年11月联合建立的一家设计公司。
ARM是16/32位嵌入式RISC 处理器知识产权供应商，该公司主要提供高性能,低价位,低功耗的RISC处理器、外围设备,和系统芯片设计给重要的国际电子企业。
ARM 处理器有3大特点耗电少、成本低、功能强。
16/32位双指令集全球众多合作伙伴保证供应ARM目前有五个系列的产品：ARM7、ARM9、ARM9E、ARM10E和SecurCore。
另外还有Inter公司的Xscale和StrongARM。
第二章123 ARM体系结构概述ARM编程模型ARM基本寻址方式1.1 ARM 体系结构的特点RISC型处理器结构：指令相对比较精简，降低了处理器的负载性，提高了处理器的速度。
Thumb指令集：在新型的ARM体系结构中定义了16位的Thumb指令集，弥补了RISC型处理器指令功能弱的缺点。
多处理器状态模式：支持7种处理器模式，可以大大提高ARM 处理器的效率。
嵌入式在线仿真调试：内嵌在线仿真ICE-RT逻辑，便于通过JTAG来仿真调试ARM 体系结构芯片。
灵活和方便的接口:有16的协处理器接口，方便扩充各种功能；具有片上总线AMBA，它定义了3组总线，可方便地扩充各种处理器及I/O ，便于集成。
低电压低功耗的设计第二章123 ARM体系结构概述ARM编程模型ARM基本寻址方式由32位ALU、31个32位通用寄存器及6个状态寄存器、32×8位乘法器、32×32位桶形移位寄存器、指令译码机控制逻辑、指令流水线和数据/地址寄存器组成(P109图)。
ARM体系架构解析ppt课件
1）程序存储器与数据存储器分开.
2）提供了较大的存储器带宽，各自有自己的
总线。
3）适合于数字信号处理.
4）大多数DSP都是哈佛结构.
5）ARM9是哈佛结构
6）取指和取数在同一周期进行，提高速度，
改进哈佛体系结构分成三个存储区：程序、数据、
程序和数据共用。
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
6）将结果回写到寄存器组（res）
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
流水线技术
❖
三级流水线技术
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
因此，把它称为流水线工作方式。
处理器按照一系列步骤来执行每一条指令。典
型的步骤为：
1）从存储器读取指令（fetch）
2）译码以鉴别它是哪一类指令（dec）
3）从寄存器组取得所需的操作数（reg）
4）将操作数进行组合以得到结果或存储器地址（exe）
5）如果需要，则访问存储器存取数据（mem）
冯·诺依曼体系的特点
1）数据与指令都存储在同一存储区中，取指
令与取数据利用同一数据总线。
❖ 2）被早期大多数计算机所采用
❖ 3）ARM7——冯诺依曼体系
❖
结构简单,但速度较慢。取指不能同时取数据
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
2）提供了较大的存储器带宽，各自有自己的
总线。
3）适合于数字信号处理.
4）大多数DSP都是哈佛结构.
5）ARM9是哈佛结构
6）取指和取数在同一周期进行，提高速度，
改进哈佛体系结构分成三个存储区：程序、数据、
程序和数据共用。
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
6）将结果回写到寄存器组（res）
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
流水线技术
❖
三级流水线技术
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
因此，把它称为流水线工作方式。
处理器按照一系列步骤来执行每一条指令。典
型的步骤为：
1）从存储器读取指令（fetch）
2）译码以鉴别它是哪一类指令（dec）
3）从寄存器组取得所需的操作数（reg）
4）将操作数进行组合以得到结果或存储器地址（exe）
5）如果需要，则访问存储器存取数据（mem）
冯·诺依曼体系的特点
1）数据与指令都存储在同一存储区中，取指
令与取数据利用同一数据总线。
❖ 2）被早期大多数计算机所采用
❖ 3）ARM7——冯诺依曼体系
❖
结构简单,但速度较慢。取指不能同时取数据
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
软件逆向工程原理与实践课件：ARM体系结构
ARM体系结构
ARM体系结构
3.1 ARM基本特性 3.2 ARM寄存器与数据类型 3.3 ARM指令集 3.4 思考与练习
ARM体系结构
3.1 ARM基本特性
在第二章中介绍的x86是一种复杂指令集计算(CISC， Complex Instruction Set Computing)体系结构，相比之下， ARM则是一种精简指令集计算(RISC，Reduced Instruction Set Computing)体系结构。与x86相比，ARM体现出以下体 系结构特征：
ARM核心启动时，多数情况进入ARM状态并保持在此 状态，直到显式或隐式地切换到Thumb状态。若当前程序状 态寄存器(CPSR)中的T标识位被置位，则处理器状态处于 Thumb状态。
ARM体系结构
3.1.3 内存模型 ARM体系结构采用单一的平面内存模型，地址范围为
0～232-1。这一地址空间可以被看作230个32位字，每个字的 地址都是字对齐的，即地址可以被4整除；也可以将这一地 址空间看作231个16位的半字，每个半字都是半字对齐的， 即地址可以被2整除。一些ARM体系结构还向后兼容早期的 226字节地址空间。
4．状态寄存器 除通用寄存器之外的所有处理器状态都保存在状态寄存 器中。当前的处理器状态保存在当前程序状态寄存器 (Current Program Status Register, CPSR)中。此外，每一种异 常模式也拥有一个被保存程序状态寄存器(Saved Program Status Register, SPSR)，该寄存器在异常发生的前一刻将 CPSR中的内容保存于其中。由于SPSR仅在异常模式下起作 用，因此用户模式USR和系统模式SYS下不存在SPSR寄存 器。某些文献中提到的应用程序状态寄存器(Application Program Status Register，APSR)，可以看作某些字段 的别名。
ARM体系结构
3.1 ARM基本特性 3.2 ARM寄存器与数据类型 3.3 ARM指令集 3.4 思考与练习
ARM体系结构
3.1 ARM基本特性
在第二章中介绍的x86是一种复杂指令集计算(CISC， Complex Instruction Set Computing)体系结构，相比之下， ARM则是一种精简指令集计算(RISC，Reduced Instruction Set Computing)体系结构。与x86相比，ARM体现出以下体 系结构特征：
ARM核心启动时，多数情况进入ARM状态并保持在此 状态，直到显式或隐式地切换到Thumb状态。若当前程序状 态寄存器(CPSR)中的T标识位被置位，则处理器状态处于 Thumb状态。
ARM体系结构
3.1.3 内存模型 ARM体系结构采用单一的平面内存模型，地址范围为
0～232-1。这一地址空间可以被看作230个32位字，每个字的 地址都是字对齐的，即地址可以被4整除；也可以将这一地 址空间看作231个16位的半字，每个半字都是半字对齐的， 即地址可以被2整除。一些ARM体系结构还向后兼容早期的 226字节地址空间。
4．状态寄存器 除通用寄存器之外的所有处理器状态都保存在状态寄存 器中。当前的处理器状态保存在当前程序状态寄存器 (Current Program Status Register, CPSR)中。此外，每一种异 常模式也拥有一个被保存程序状态寄存器(Saved Program Status Register, SPSR)，该寄存器在异常发生的前一刻将 CPSR中的内容保存于其中。由于SPSR仅在异常模式下起作 用，因此用户模式USR和系统模式SYS下不存在SPSR寄存 器。某些文献中提到的应用程序状态寄存器(Application Program Status Register，APSR)，可以看作某些字段 的别名。
第2讲 ARM体系结构
4
硬件层
嵌入式系统硬件通常指除被控对象之外的嵌入式 系统要完成其功能所具备的各种设备，由嵌入式处理 器、存储器系统、通用设备接口（A/D、D/A、I/O等 ）和一些扩展外设组成。
嵌入式系统的硬件层是以嵌入式处理器为核心的 接口或设备
嵌入式系统外设是指为了实现系统功能而设计或提供的
5
1 嵌入式系统的总体结构
Instruction Set
Computer)
指令数目少，在通道中只包含最有用的指令
执行时间短，确保数据通道快速执行每一条指令
使CPU硬件结构设计变得更为简单 每条指令都采用标准字长
22
CISC与RISC的区别
从硬件角度来看CISC处理的是不等长指令集，它必须
对不等长指令进行分割，因此在执行单一指令的时候 需要进行较多的处理工作。而RISC执行的是等长精简 指令集，CPU在执行指令的时候速度较快且性能稳定 。
R1
100 101 102
存储器
（2）译码
解释指令，决定指令的执行意义
控制单元
处理器 控制/状态
数据通道 数字逻辑单元
控制器 寄存器 PC→100 IR load R0, M[500] load R0, M[500] inc R1, R0 store M[501], R1 R0 I/O 存储器 500 501 R1
小端模式
低地址中存放字数据的低字节 高地址中存放字数据的高字节
31
处理器信息存储的字节顺序
以unsigned int value = 0x12345678为例，分别看看在两种字节序下其 存储情况，我们可以用unsigned char buf[4]来表示value： Big-Endian: 低地址存放高位，如下：
第2章ARM体系结构
除法和中断优先级排队操作更为有效；
3、增加了BKPT（软件断点）指令；
4、为协处理器设计提供了更多的可供选择的指令；
5、更加严格地定义了乘法指令对条件码标志位的
影响。
六、版本V6 ARM体系版本6是2001年发布的。新架构V6
在降低耗电量的同时，还强化了图形处理性能。 通过追加有效进行多媒体处理的SIMD功能，将 语音及图象的处理功能提高到了原机型的4倍。 V6还支持微处理器内核。 七、版本V7-Cortex 前所未有的低成本实现
处理器 PC
存储器 指令
数据
2.1.1 计算机体系结构（2）
2. 哈佛体系结构
为数据和程序提供了各自独立的存储器。 程序计数器只指向程序存储器而不指向
数据存储器 两组数据线允许同时访问指令和数据
（访问指令和数据互不干扰）
2.1.2 RISC技术
CISC：复杂指令集计算机（Complex Instruction Set Computer）
3、对于FIQ模式，提供了额外的影子寄存器；
4、SWP指令及SWPB指令。
三、版本V3
版本3较以前的版本发生了大的变化，具体的改进如下：
1、地址空间扩展到了32位，但除了版本3G外的其他版本是
向前兼容的，也支持26位的地址空间；
2、分开的当前程序状态寄存器CPSR（Current Program
练习：
2. ARM7TDMI中的T、D、M、I的含义是什么？ ARM7TDMI采用几级流水线？使用何种体系结构？
高密度 16 位的Thumb指令机扩展（带T 后缀的） 支持片上调试（带D 后缀的）、 64 位乘法指令（带M 后缀的）、 嵌入式ICE，支持片上点和调试点（带I 后缀的）
第2课 ARM体系结构的理解
第2课 ARM体系结构的理解作者：刘正翔接触过单片机或者DSP的同学，可能不难理解啥叫体系结构。
简单地说，体系结构即CPU内部是按照什么样的规范来工作的。
我们很熟悉X86架构，这就是一类属于CISC的体系结构。
我们这里谈到的是ARM的体系结构，是与CISC相对立的RISC体系结构。
先来看下CISC与RISC的区别。
CISC是复杂指令系统计算机的简称，而RISC是精简指令集计算机的简称。
在这里，我们关心的是RISC体系结构。
既然号称精简，就自然有自己的精简指令系统，流水线硬件执行，设置大量寄存器。
很多运算用到的操作数直接在寄存器里相互操作，加快了速度。
否则还得在存储器和寄存器之间来回跑，复杂的很。
我是RISC 的追随者，比较赞同RISC的体系结构。
其实CISC也有自己的优点。
否则RISC推出来十几年了，一直都没把CISC干倒。
这说明CISC有自己存在的理由和优势。
本课简单总结ARM体系的几个重点部分：ARM处理器模式，寄存器，异常中断，存储系统等。
初学单片机时候，还记得吗？我们也在了解这些寄存器和中断的东西，今天也不例外。
不过只是概述而已！这里面还有很多内容，不是一个总结就能说明白的。
1、ARM处理器模式ARM处理器共有7种运行模式，大家需要牢记。
我把这些模式归纳成表格的形式：表2.1 ARM处理器的7种运行模式处理器模式简略描述用户模式（User，usr）正常程序执行的模式快速中断模式（FIQ，fiq）高速数据传输和通道处理外部中断模式（IRQ，irq）通常的中断处理超级用户模式（Supervisor，sve）供操作系统os使用的一种保护模式数据访问中止模式（Abort，abt）用于虚拟存储及存储保护未定义指令中止模式（Undefined，und）用于支持软件仿真硬件的写处理器系统模式（System，sys）运行特权级的操作系统任务注意，《ARM体系结构与编程》这本书里的相应部分，把Supervisor写成了特权模式，笔者认为，翻译成超级用户模式更恰当。
第章ARM体系结构
16
2.1 ARM简介
ARM10E系列简介
该系列包括ARM1020E和ARM1020E处理器核，其核心在 于使用向量浮点（VFP）单元VFP10提供高性能的浮点解决 方案，从而极大提高了处理器的整型和浮点运算性能。
可以用于视频游戏机和高性能打印机等场合。
Xscale简介
Intel Xscale微控制器则提供全性能、高性价比、低功耗 的解决方案，支持16位Thumb指令并集成数字信号处理 （DSP）指令。
ARM7体系结构
1.ARM简介
6.ARM内部寄存器
2.ARM7TDMI
7.当前程序状态寄存 器
3.ARM的模块、内 核和功能框图
8.ARM体系的异常、 中断及其向量表
4.ARM处理器状态 9.ARM体系的存储 5.ARM处理器模式 系统
1
冯·诺依曼体系结构模型
指令寄存器 控制器
集
Thumb指令集版本2：ARMv5T
Thumb-2：ARMv6T
D
片上调试
M 支持长乘法 32位乘32位得到64位，32位的乘加得到64位
I Embedded ICE
E
DSP指令 增加了DSP算法处理器指令：16位乘加指令，
饱和的带符号数的加减法，双字数据操作，
cache预取指令
J Java加速器 提高java代码的运行速度
处理器内核 ARM11
内核分类 ARM1136J(F)-S ARM1156T2(F)-S ARM1176JZ(F)-S
SecurCore
Strong ARM Xscale
SC100 SC110 SC200 SC210
12
2.1 ARM简介
2.1 ARM简介
ARM10E系列简介
该系列包括ARM1020E和ARM1020E处理器核，其核心在 于使用向量浮点（VFP）单元VFP10提供高性能的浮点解决 方案，从而极大提高了处理器的整型和浮点运算性能。
可以用于视频游戏机和高性能打印机等场合。
Xscale简介
Intel Xscale微控制器则提供全性能、高性价比、低功耗 的解决方案，支持16位Thumb指令并集成数字信号处理 （DSP）指令。
ARM7体系结构
1.ARM简介
6.ARM内部寄存器
2.ARM7TDMI
7.当前程序状态寄存 器
3.ARM的模块、内 核和功能框图
8.ARM体系的异常、 中断及其向量表
4.ARM处理器状态 9.ARM体系的存储 5.ARM处理器模式 系统
1
冯·诺依曼体系结构模型
指令寄存器 控制器
集
Thumb指令集版本2：ARMv5T
Thumb-2：ARMv6T
D
片上调试
M 支持长乘法 32位乘32位得到64位，32位的乘加得到64位
I Embedded ICE
E
DSP指令 增加了DSP算法处理器指令：16位乘加指令，
饱和的带符号数的加减法，双字数据操作，
cache预取指令
J Java加速器 提高java代码的运行速度
处理器内核 ARM11
内核分类 ARM1136J(F)-S ARM1156T2(F)-S ARM1176JZ(F)-S
SecurCore
Strong ARM Xscale
SC100 SC110 SC200 SC210
12
2.1 ARM简介
arm体系结构介绍PPT
Memory system 2: Cache, MMU, Process ID 4: Cache, MPU 6: Write buffer, no cache
Memory size 0: Cache size (4-128KB) 2: Reduced cache size 6: TCM
Synthesizable
ARM9TDMI采用5级流水线，其结构图如下图所示，具有分开 的指令和数据存储器，5级流水线具体如下。
（1）取指：从存储器中取出指令，并将其放入指令流水线。 （2）译码：对指令进行译码。 （3）执行：把一个操作数移位，产生ALU的结果。 （4）缓冲/数据：如果需要，则访问数据存储器；否则ALU的 结果只是简单地缓冲1个时钟周期，以便所有的指令具有同样的流 水线流程。 （5）回写：将指令产生的结果回写到寄存器，包括任何从存储 器中读取的数据。
第2章 ARM9体系结构
2.1 ARM9嵌入式微处理器 2.2 ARM9存储器组织结构 2.3 ARM9异常 2.4 S3C2410嵌入式微处理器
1
2.1 ARM9嵌入式微处理器
2.1.1 ARM9的结构特点 2.1.2 ARM9指令集特点 2.1.3 ARM9工作模式
2
2.1.1 ARM9的结构特点
ARM9采用了五级流水线，而ARM7采用的是三级流水线，ARM9增 加的流水线设计提高了时钟频率和并行处理能力。五级流水线能够将各 条指令处理分配到5个时钟周期内，在每个时钟周期内同时有5条指令在 执行。在同样的加工工艺下，ARM9 TDMI处理器的时钟频率是ARM7 TDMI的2倍左右。 （2）指令周期的改进
2021/3/7
3
ARM 体系结构的演变发展
version
ARM1136J(F) V6
Memory size 0: Cache size (4-128KB) 2: Reduced cache size 6: TCM
Synthesizable
ARM9TDMI采用5级流水线，其结构图如下图所示，具有分开 的指令和数据存储器，5级流水线具体如下。
（1）取指：从存储器中取出指令，并将其放入指令流水线。 （2）译码：对指令进行译码。 （3）执行：把一个操作数移位，产生ALU的结果。 （4）缓冲/数据：如果需要，则访问数据存储器；否则ALU的 结果只是简单地缓冲1个时钟周期，以便所有的指令具有同样的流 水线流程。 （5）回写：将指令产生的结果回写到寄存器，包括任何从存储 器中读取的数据。
第2章 ARM9体系结构
2.1 ARM9嵌入式微处理器 2.2 ARM9存储器组织结构 2.3 ARM9异常 2.4 S3C2410嵌入式微处理器
1
2.1 ARM9嵌入式微处理器
2.1.1 ARM9的结构特点 2.1.2 ARM9指令集特点 2.1.3 ARM9工作模式
2
2.1.1 ARM9的结构特点
ARM9采用了五级流水线，而ARM7采用的是三级流水线，ARM9增 加的流水线设计提高了时钟频率和并行处理能力。五级流水线能够将各 条指令处理分配到5个时钟周期内，在每个时钟周期内同时有5条指令在 执行。在同样的加工工艺下，ARM9 TDMI处理器的时钟频率是ARM7 TDMI的2倍左右。 （2）指令周期的改进
2021/3/7
3
ARM 体系结构的演变发展
version
ARM1136J(F) V6
ARM课件第2章 ARM技术与ARM体系结构(2)
Fetch
Decode
Execute
Decode
Execute
Fetch
Decode
Fetch
Fetch
LDR 流水线举例
从数据异常返回
异常发生在 PC 被更新之后. 需要重新执行导致异常的指令 ARM Thumb www pc - 12 pc - 6 Data abort occurred here xxx pc - 8 pc - 4 yyy pc - 4 pc - 2 ARM lr = two instructions ahead zzz pc pc aaa pc + 4 pc + 2 Thumb lr = four instructions ahead 因此返回指令为: SUBS pc,lr,#8 Note : 表示异常返回后将执行的那条指令
从SWI 和 Undef异常返回 MOVS pc,lr 从FIQ, IRQ 和 预取异常(Prefect Abort)返回 SUBS pc,lr,#4 从数据异常( Data Abort)返回 SUBS pc,lr,#8 如果 LR之前被压栈的话使用LDM “ ^” LDMFD sp!,{pc}^
SVC
1
0x00000000
未定义指令
UND
6
0x00000004
软件中断SWI
SVC
6
0x00000008
预取指中止
ABT
5
0x0000000c
数据中止
ABT
2
0x00000010
保留
/
/
0x00000014
IRQ中断
IRQ
4
0x00000018
FIQ中断
FIQ
第2章 ARM体系结构
当前程序状态寄存器
CPSR CPSR SPSR_ fiq
ARM状态 程序状态寄存器
CPSR SPSR_svc CPSR SPSR_abt CPSR SPSR_irq CPSR SPSR_ und
程 序 计 数 器
备份程序状态寄存器
堆栈指针—R13
R13在ARM指令中常用作堆栈指针SP，但 这只是一种习惯用法，用户也可使用其他 的寄存器作为堆栈指针。 在Thumb指令集中，某些指令强制性的要 求使用R13作为堆栈指针。 由于处理器的每种运行模式均有自己独立 的物理寄存器R13，在初始化部分，都要 初始化每种模式下的R13，这样，当程序 的运行进入异常模式时，可以将需要保护 的寄存器放入R13所指向的堆栈，而当程 序从异常模式返回时，则从对应的堆栈中 恢复。
Thumb状态的寄存器组织
Thumb状态 通用寄存器和程序计数器
系统和用户 R0 R1 R2 R3 R4 R5 R6 R7 SP LR PC FIQ R0 R1 R2 R3 R4 R5 R6 R7 SP_ fiq LR_ fiq PC
管理
R0 R1 R2 R3 R4 R5 R6 R7 SP_ svc LR_ svc PC
在处理器进行异常处理时，把PC指 针放入异常模式链接寄存器中，并从 异常向量地址开始执行程序，也可以 使处理器切换到ARM状态。
进入Thumb状态
当操作数寄存器的状态位（位0）为1时， 可以采用执行跳转指令BX的方法，使微处 理器从ARM状态切换到Thumb状态。
当处理器处于Thumb状态时发生异常（如 IRQ、FIQ、Undef、Abort、SWI等）， 则异常处理返回时，自动切换到Thumb状 态。 在开始执行代码时，微处理器应该处于ARM状态！
ARM课件第2章 ARM技术与ARM体系结构(1)
V7
ARM Cortex
ARM Cortex-A、ARM Cortex-R、ARM Cortex-M
TM
11
11
2.2 ARM内核模块
ARM处理器一般都带有嵌入式追踪宏单元 ETM（Embedded Trace Macro），它是 ARM公司自己推出的调试工具
TM
12
12
ARM调试结构
TM
13
TM
15
15
ARM7TDMI 内核
ABE A[31:0]
地址寄存器
P C
A
L
A
U
B
B
u
u
s
s
寄存器
乘法器
桶形 移位器
32 位 ALU
地址 自增器
Incrementer
PC Update
解码站
B 指令
解码
B
u
读数据
s
寄存器
写数据 寄存器
DBE
D[31:0]
TM
指令MCLK nWAIT
ARM9EJ-S
ARM7EJ-S
Saturated maths
ARM926EJ-S
DSP multiply-accumulate
instructions
SIMD SISIMDMD
S
6
ARM1020E
ARM9E-S
ARM11
XScale
ARM966E-S
SIMD
7
ARM Cortex
TM
8
8
2.1.2 ARM内核版本命名规则
TM
25
25
在这7种工作模式中，除了用户模式以外，其他6种 处理器模式可以称为特权模式，在这些模式下，程 序可以访问所有的系统资源，也可以任意地进行处 理器模式的切换。
第2章 多核ARM体系结构
数据通道 输入 输出
数据
数据0 数据1 数据2
中央处理器
冯· 诺依曼体系的特点
1）数据与指令都存储在存储器中
2）被大多数计算机所采用
3）ARM7——冯诺依曼体系
2、哈佛体系结构
地址 程序存储器
指令寄存器
指令0
控制器
指令
指令1 指令2
地址 数据通道 输入 中央处理器 输出
数据存储器
数据0
数据
数据1 数据2
哈佛体系结构的特点
1）程序存储器与数据存储器分开 2）提供了较大的数存储器带宽 3）适合于数字信号处理 4）大多数DSP都是哈佛结构 5）ARM9是哈佛结构
3、CISC：复杂指令集（Complex Instruction Set Computer）
具有大量的指令和寻址方式
8/2原则：80%的程序只使用20%的指令
还为实现高速缓存一致性提供了增强处理器间通信的选项或支持富smp功能操作系统的选项以便简化多核软件开发5可选的2级高速缓存控制器在高频率设计或需要降低与芯片外内存访问关联的能耗的设计中最多可对8mb高速缓存内存提供低延迟高带宽访问661侦测控制单元scu是arm多核技术的中央智能单元负责管理互连仲裁通信高速缓存之间的传输和系统内存传输高速缓存一致性以及支持所有多核技术的处理器的其他功能
为增加处理器指令流的速度，ARM7 系列使用3级流水线. 允许多个操作同时处理，而非顺序执行。
ARM
PC
Thumb
PC
Fetch
从存储器中读取指令 解码指令中用到的寄存器 寄存器读（从寄存器Bank） 移位及ALU操作 寄存器写（到寄存器Bank ）
PC - 4 PC-2 PC - 8 PC - 4
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不需要在ARM/Thumb状态之间反复切换，代码密度和性能得
到的显着的提高。
新的Thumb-2技术可以带来很多好处：
可以实现ARM指令的所有功能； 增加了12条新指令，可以改进代码性能和代码密度之 间的平衡； 代码性能达到了纯ARM代码性能的98%； 相对ARM代码，Thumb-2代码的大小仅有其74%； 代码密度比现有的Thumb指令集更高；
速技术“Jazelle DBX（Direct Bytecode eXecution，直接字节码
执行)”。而此次则开发出了面向JIT（Just In Time Compilation ，即时编译)、DAC (Dynamic Adaptive Compilation，动态适应 编译)和AOT（Ahead Of Time Compilation，预编译）等Java的 各种编译器的技术。通过使用Jazelle RCT最多可以把存储代码
，在同一时间内执行同一条指令。
SIMD在性能上的优势
以加法指令为例，单指令单数据（SISD）的CPU对加法指 令译码后，执行部件先访问内存，取得第一个操作数；之后再一
次访问内存，取得第二个操作数；随后才能进行求和运算。而在
SIMD型的CPU中，指令译码后几个执行部件同时访问内存，一 次性获得所有操作数进行运算。这个特点使SIMD特别适合于多 媒体应用等数据密集型运算。 如：AMD公司引以为豪的3D NOW! 技术实质就是SIMD，
大多数程序只使用少量的指令就能够运行。
4、RISC：精简指令集（Reduced Instruction Set Computer)
在通道中只包含最有用的指令
确保数据通道快速执行每一条指令
使CPU硬件结构设计变得更为简单
5、流水线技术： 几个指令可以并行执行
提高了CPU的运行效率
内部信息流要求通畅流动
（因为平台可能以 GHz 的频率运行），这样会减少启 动时间等问题。
JIT与AOT
• JIT：Just in time,在运行是动态编译，可以只编译那些经 常使用的方法，提高效率。缺点是编译时自身需要耗资
源
AOT：Ahead of time.运行前编译好，缺点是全编译了，
不用的也编译了，解释时耗时间
模式（secure world），只能执行受信指令，成为TEE
环境（Trusted Execution Environment）。
3、SIMD
SIMD(Single Instruction Multiple Data，单指令多 数据流)能够复制多个操作数，并把它们打包在大型寄
存器的一组指令集，例：3DNow!、SSE。 以同步方式
代码大小平均降低5%；
代码速度平均提高2-3%。
1、ARM Jazelle技术
用于加速执行环境的 ARM Jazelle 技术可向 ARM Connected Community 提供高质量的一流 ARM
体系结构解决方案，该解决方案是高性能、低功耗和低
成本的完美组合。
Jazelle 技术是 ARM 提供的组合型硬件和软件解
第 2章 多核ARM体系结构
目 录
2.1 微处理器的体系结构基础
2.2 ARM 处理器体系结构 2.3 Cortex-A9 处理器体系结构
2.1 微处理器的体系结构基础
一、经典ARM 处理器体系结构
1.1 硬件基础
诺依曼体系结构模型 1、冯·
存储器
指令寄存器 控制器
程序 指令0 指令1 指令2 指令3 指令4
对于 Java 平台，开发人员可以选择：
•对资源受限设备单独实现 Jazelle DBX，在这些设备中 ，编译器的可用内存或 JIT 编译时间开销平均值 AOT
或 JIT 不适合。
•在支持 Jazelle DBX 和 Jazelle RCT 的中型平台上，同
时使用这两种解决方案（其中 Jazelle DBX 针对解释的
哈佛体系结构的特点
1）程序存储器与数据存储器分开 2）提供了较大的数存储器带宽 3）适合于数字信号处理 4）大多数DSP都是哈佛结构 5）ARM9是哈佛结构
3、CISC：复杂指令集（Complex Instruction Set Computer）
具有大量的指令和寻址方式
8/2原则：80%的程序只使用20%的指令
CS
R/W RAS CAS Addr Data
DRAM
10. 乱序执行
乱序执行（out-of-orderexecution）：是指CPU允许 将多条指令不按程序规定的顺序分开发送给各相应电路
单元处理的技术。这样将根据个电路单元的状态和各指
令能否提前执行的具体情况分析后，将能提前执行的指
令立即发送给相应电路单元执行，在这期间不按规定顺
数据通道 输入 输出
数据
数据0 数据1 数据2
中央处理器
冯· 诺依曼体系的特点
1）数据与指令都存储在存储器中
2）被大多数计算机所采用
3）ARM7——冯诺依曼体系
2、哈佛体系结构
地址 程序存储器
指令寄存器
指令0
控制器
指令
指令1 指令2
地址 数据通道 输入 中央处理器 输出
数据存储器
数据0
数据
数据1 数据2
持。ARMv8-A 体系结构增加了密码扩展作为可选功能。
ARM 处理器体系结构
1. Thumb
Thumb 可向设计人员提供：
卓越的代码密度，可实现最小的系统内存大小和最低的成本。 在 8 位或 16 位总线上的 8 位或 16 位内存中实现 32 位性能， 从而降低系统成本。 设计人员可以同时使用 16 位 Thumb 和 32 位 ARM 指令集，
指令CACHE
预取
预取
流 水 线 1
译码1 译码2 执行1 执行2
流 水 线 2
译码1 译码2 执行1 执行2
数据
7、高速缓存（CACHE）
高速缓 存控制 器
数据
CACHE 主存
CPU
地址 数据
当CPU处理数据时，它会先到Cache中去寻找，如果数据因 之前的操作已经读取而被暂存其中，就不需要再从随机存取存储 器（Main memory）中读取数据——由于CPU的运行速度一般比 主内存的读取速度快，主存储器周期（访问主存储器所需要的时 间）为数个时钟周期。因此若要访问主内存的话，就必须等待数 个CPU周期从而造成浪费。
序执行指令，然后由重新排列单元将各执行单元结果按
指令顺序重新排列。
11. 分支预测
（1）静态分支预测
最简单的静态分支预测方法就是任选一条分支。这样平均
命中率为50%。更精确的办法是根据原先运行的结果进行统计从 而尝试预测分支是否会跳转。 任何一种分支预测策略的效果都取决于该策略本身的精确度 和条件分支的频率。
Jazelle DBX是一种硬件架构扩展技术，为ARM处理器引入
了第三套指令集—Java字节码。新指令集建立了一种新的状态， 处理器在此状态下处理Java字节码取指、译码和维护Java操作数
栈。
Jazelle RCT
Java应用高速技术“Jazelle RCT（Runtime Compiler Target，运行时编译器目标)”。此前该公司已经推出了解释器高
增加了一些新的32位Thumb指令以实现一些ARM指令的专
有功能，32位的ARM指令也得到了扩充； 增加了一些新的指令来改善代码性能和数据处理的效率，给 Thumb指令集增加32位指令，就解决了之前Thumb指令集不能 访问协处理器、特权指令和特殊功能指令的局限。 新的Thumb-2指令集现在可以实现所有的功能，这样就
Java 执行，Jazelle RCT 针对对用户体验问题（如启动 时间）敏感的平台上的选择性 AOT）。
Jazelle RCT
•将 Jazelle RCT 用于 JIT 和 AOT，以及使用 Jazelle DBX 减少对用户体验问题（如启动时间）敏感的平台
上有关 JIT 的启动时间和用户体验问题。 •在高端平台上，将 Jazelle RCT 单独用于 JIT 和 AOT
式可使得应用程式核心能够在两个状态之间切换（通常
改称为领域（worlds）以避免和其他功能领域的名称混
淆），在此架构下可以避免资讯从较可信的核心领域泄
漏至较不安全的领域。
TrustZone有两种工作模式，一种是正常模式（
Normal World），可以执行富指令，称为REE环境（
Rich Execution Environment），另一种模式就是安全
Decode
Execute
PC指向正被取指的指令，而非正在执行的指令
6、超标量执行
超标量（superscalar）CPU采用多条流水线结构。超标量 CPU架构是指在一颗处理器内核中实行了指令级并行的一类并行 运算，如图2-4所示。这种技术能够在相同的CPU主频下实现更 高的CPU吞吐率（throughput）。
（2）动态分支预测
动态分支预测是近来的处理器已经尝试采用的的技术。最简
单的动态分支预测策略是分支预测缓冲区（Branch Prediction
Buff)或分支历史表(branch history table)。
2.2 ARM 处理器 体系结构
现代ARM 处理器体系结构
ARM 体系结构支持跨跃多个性能点的实现，并已在许多 细分市场中成为主导的体系结构。ARM 体系结构支持非常广泛
8、总线和总线桥
CPU
低速设备
高速总线
桥
低速总线
存储器
高速设备
数据
高速设备
32位多AHB总线矩阵
9、存储器系统
RAM：随机存取存储器 SRAM：静态随机存储器 DRAM：动态随机存储器 1）SRAM比DRAM快