第五章-MOS集成电路版图设计
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清华大学《数字集成电路设计》周润德 第5章 CMOS反相器
第五章 CMOS 反相器 第一节 对逻辑门的基本要求（1）鲁棒性（用静态或稳态行为来表示）静态特性常常用电压传输特性（VTC）来表示（即输出与输入的关系）， 传输特性上具有一些重要的特征点。
逻辑门的功能会因制造过程的差异而偏离设计的期望值。
V(y) 电压传输特性（直流工作特性）VOH fV(y)=V(x)VM开关阈值VOL VOL VOHVOH = f(VOL) VOL = f(VOH) VM = f(VM)V(x)额定电平2004-9-29 清华大学微电子所《数字大规模集成电路》 周润德 第5章第1页（2）噪声容限：芯片内外的噪声会使电路的响应偏离设计的期望值 （电感、电容耦合，电源与地线的噪声）。
一个门对于噪声的敏感程度由噪声容限表示。
可靠性―数字集成电路中的噪声v(t) i(t)V DD电感耦合电容耦合电源线与地线噪声噪声来源： （1）串扰 （2）电源与地线噪声 （3）干扰 （4）失调 应当区分： （1）固定噪声源 （2）比例噪声源 浮空节点比由低阻抗电压源驱动的节点更易受干扰 设计时总的噪声容限分配给所预见的噪声源2004-9-29 清华大学微电子所《数字大规模集成电路》 周润德 第5章第2页噪声容限（Noise Margin）V“1” V OH V IHout OH 斜率 = -1V不确定区 斜率 = -1ILV “0” VVOLOL V IL V IH V in2004-9-29清华大学微电子所《数字大规模集成电路》 周润德第5章第3页噪声容限定义"1"噪声容限（Noise Margin） 容许噪声的限度V IH高电平 噪声容限VOHNM H未定义区 低电平 噪声容限V OL "0" NM L V IL抗噪声能力（Noise Immunity） 抑止噪声的能力门输出门输入2004-9-29清华大学微电子所《数字大规模集成电路》 周润德第5章第4页理想逻辑门V outg=∞Ri = ∞ Ro = 0 Fanout = ∞ NMH = NML = VDD/2V in2004-9-29清华大学微电子所《数字大规模集成电路》 周润德第5章第5页早期的逻辑门5.0 4.0 3.0 2.0 VM 1.0 NM H NM L0.01.02.03.0 V in (V)4.05.02004-9-29清华大学微电子所《数字大规模集成电路》 周润德第5章第6页（3） “再生”特性：逻辑门的“再生”特性使被干扰的信号能恢复到名义 的逻辑电平。
《微电子与集成电路设计导论》第五章 集成电路基础
图5.2.10 与非门电路
图5.2.11-5.2.14 电路图
图5.2.15 与非门输出响应
当A、B取不同组合的 逻辑电平时，与非门 电路的输出响应如图 5.2.15所示。
2. 或非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
图5.2.16 或非门电路
图5.2.17-5.2.20 A=0，B=0时的电路图
性能指标：除增益和速度外，功耗、电源电压、线性度、噪声和最大 电压摆幅等也是放大器的重要指标。此外，放大器的输入输出阻抗将 决定其应如何与前级和后级电路进行相互配合。在实际中，这些参数 几乎都会相互牵制，一般称为“八边形法则”，茹右下图所示。
➢ 增益：输出量Xout与输入量Xin的比值
➢ 带宽：指放大器的小信号带宽。
特性参数相同，当电压翻转上升时，漏极电流
ID
Kn
W L
Vin
VTN
2
0
I
Imax
即一周期的平均电流
Imean
1 6
Kn
W L
1 VDD
VDD VTN
3
Tclk
综上，短路功耗最终为
Psc VDDImean
CMOS逻辑门电路
1.与非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
许的临界电平和理想逻辑电平之间的范围为 CMOS电路的直流噪声容限，定义为
VNH VOH VIH
VNL VIL VOL
图5.2.6 极限输出电平定义的噪声容限
（2）极限输出电平定义的噪声容限 根据实际工作确定所允许的最低的输出
高电平VOHmin，它所对应的输入电平定义为 关门电平VOFF；给定允许的最高的输出低电 平VOLmax，它所对应的输入电平定义为开门 电平VON。开门电平和关门电平与CMOS电 路的理想输入逻辑电平之间的范围就是 CMOS电路的噪声容限。如左图所示是反相 器的噪声容限 输入高电平噪声容限：
MOS集成电路--CMOS反相器电路仿真及版图设计
MOS管集成电路设计题目：CMOS反相器电路仿真及版图设计*名：***学号：***********专业：通信工程指导老师：***2014年6月1日摘要本文介绍了集成电路设计的相关思路、电路的实现、SPICE电路模拟软件和LASI7集成电路版图设计的相关用法。
主要讲述CMOS反相器的设计目的、设计的思路、以及设计的过程，用SPICE电路设计软件来实现对反相器的设计和仿真。
集成电路反相器的实现用到NMOS和PMOS各一个，用LASI7实现了其版图的设计。
关键字：集成电路CMOS反相器LT SPICE LASI7目录引言 ....................................................................................................................................... - 2 -一、概述 ............................................................................................................................... - 2 -1.1MOS集成电路简介.................................................................................................... - 2 -1.2MOS集成电路分类.................................................................................................... - 2 -1.3MOS集成电路的优点................................................................................................ - 3 -二、LTspice电路仿真 .......................................................................................................... - 3 -2.1SPICE简介 ................................................................................................................... - 3 -2.2CMOS反相器LT SPICE仿真过程 ..................................................................... - 3 -2.2.1实现方案 .............................................................................................................. - 3 -2.2.2 LTspice电路仿真结果 ...................................................................................... - 5 -三、LASI版图设计 ............................................................................................................... - 5 -3.1LASI软件简介........................................................................................................ - 5 -3.2版图设计原理......................................................................................................... - 6 -3.3LASI的版图设计.................................................................................................... - 6 -四、实验结果分析 ............................................................................................................... - 8 -五、结束语 ........................................................................................................................... - 8 -参考文献 ............................................................................................................................... - 8 -引言CMOS技术自身的巨大潜力是IC高速持续发展的基础。
集成电路常用器件版图松柏书屋
❖ 图7.26：梳状二极管。
❖ 用作ESD的二极管的面积较大，且画成环形结 构。
专业课堂
27
5.5 保护环版图
❖ 保护环（guard ring）是有N+型的接触孔或 P+型的接触孔转成环状，将所包围的器件与 环外的器件隔离开来，所以叫做保护环。
❖ 保护环的作用：隔离噪声，保护敏感电路不 受外界干扰；防止闩锁效应。
专业课堂
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5.2 电阻常见版图画法
专业课堂
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5.2 电阻常见版图画法
专业课堂
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5.2 电阻常见版图画法
专业课堂
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5.2 电阻常见版图画法
❖ 对于无法使用串、并联关系来构建的电阻， 可以在单元电阻内部取部分进行构建。
❖ 图7.18的实现方式。
专业课堂
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电阻匹配设计总结
❖ （1）采用同一材料来制作匹配电阻
电容值。
❖ 做在场氧区，电容值较小。
专业课堂
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5.3 电容版图设计
❖ （4）MIM电容 ❖ 金属层之间距离较大，因此电容较小。
❖ 减小电容面积、提高电容值：叠层金属电容 器，即将多层金属平板垂直的堆叠在一起， 将奇数层和偶数层金属分别连在一起，形成 两个梳状结构的交叉。图7.21
❖ PIP和MIM电容由于下极板与衬底距离较远， 寄生电容较小，精度较好。
专业课堂
33
输入单元
输入单元主要承担对内部电路的保 护，一般认为外部信号的驱动能力足 够大，输入单元不必具备再驱动功能。 因此，输入单元的结构主要是输入保 护电路。
专业课堂
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输入单元版图
单二极管、电阻电路
双二极管、电阻电路
专业课堂
集成电路版图设计基础第五章：匹配
school of phye
basics of ic layout design
19
匹配方法 之三：虚设器件 dummy device
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些,这一 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 分别放臵一个 “虚拟电阻”(“dummy resistor ”),而实际上它 们在电路连线上没有与其它任何器件连接,它们只是提供了一些所 谓的“靠垫”, 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 有器件刻蚀一致。 dummy etch
real resistors
school of phye
basics of ic layout design
20
匹配方法 之三：虚设器件 dummy device
• Ending elements have different boundary conditions than the inner elements => use dummy
• 之十三：掩模设计者不会心灵感应。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
school of phye
basics of ic layout design
6
简单匹配 - matching single transistor
school of phye
basics of ic layout design
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匹配方法 之二：交叉法 interdigitating device
北大集成电路版图设计课件_第5章 电容和电感精选全文
一. 电 容
3. 金属-多晶硅电容
如果利用多晶硅作为电容的下极板，金属作为电容的上极板，
就可形成金属-多晶硅电容。如图5.9所示，金属-多晶硅电容
与多晶硅-多晶硅电容相似，只不过上极板是金属而不是多晶
硅。
多晶硅
金属
C1
C2
C1
衬底
场氧化层
图 5.9 金属-多晶硅电容示意图
一. 电 容
4. 金属-金属电容 如果电容的上下极板都用金属来构成，就会形成金属-金属电
一. 电 容
Bad
Good
电容匹配规则
一. 电 容
3. 匹配电容的大小要适当。 电容的随机失配与电容面积的平方根成反比，但并不是
面积远大匹配就越好。总是存在一个最佳电容尺寸，超过 这个尺寸，梯度效应就会非常明显，从而影响匹配。
某些CMOS集成电路工艺中，正方形电容的尺寸应该介 于20μm×20μm至50μm×50μm之间。超过该尺寸的电 容应该被划分成多个单位电容，利用适当的交叉耦合减小 梯度影响，改善电容整体的匹配性。 4. 匹配电容要邻近摆放。
一. 电 容
多晶硅-多晶硅电容通常制作在场区处，由场氧化层把电容 和衬底隔开。由于场氧化层较厚，所以多晶硅-多晶硅电容的 寄生参数小，而且无横向扩散影响。通过精确控制两层多晶 硅的面积以及两层多晶硅之间的氧化层的厚度，可得到精确 的电容值。
由于多晶硅-多晶硅电容制作在场氧化层上，所以电容结构 的下方不能有氧化层台阶，因为台阶会引起电容下极板的表 面不规则，将造成介质层局部减薄和电场集中，从而破坏电 容的完整性。
金属2
（厚）电介质
金属1
一. 电 容
为了减小金属-金属电容所占用的面积，在多层金属互连系统中 可以制备叠层金属电容。多层金属平板垂直地堆叠在一起，从 上至下，每两层金属之间都存在电容。通过将奇数层金属连接 在一起作为一个电极，而将偶数层金属连接在一起作为另一个 电极。从剖面图来看，金属-金属电容是梳状交叉结构。
MOS集成电路的版图设计
热电子的F-N隧道电流穿过氧化膜进入浮栅的方法来改变阈
值电压，从而实现存储器的编程和擦除。MOS PROM从器
件结构上分两类：一类是浮栅型，包括浮栅雪崩注入MOS
• ESD（electrostatic Discharge）静电放电损伤
不可恢复的
输入栅保护电路
特点
• 在正常输入电压时，无电流通过 • 当电压升高但远低于栅击穿电压时就会有电流通过 • 对异常电压进行钳位 • 对浪涌电压迅速响应 • 提供从管子放电的路径
最常用的设计是采用电阻-二级管电路
以为λ 单位的设计规则 微米设计规则
版图举例
输入保护电路
倒相器、门电路
总结版图的设计技巧
作业
名词解释
硅栅MOS工艺 SOICMOS
以反向器为例，简要说明P阱CMOS工艺流 程，画出P阱CMOS的剖面图，说明CMOS 电路的主要优点。 由CMOS电路的版图画出其电路图，说明 逻辑关系。（课堂完成）
第五章内容
• MOS集成电路的寄生效应 • CMOS电路中的锁定效应 • MOS集成电路的工艺设计 • MOS集成电路的版图设计规则 • MOS集成电路的版图设计举例
补充
输入缓冲器
作为电平转换的接口电路动大电容（几十、上百pF）
MOS集成电路的版图设计举例
500~800μm2
• 隔离环起到了抑制锁定效应的作用
高速CMOS电路的 输入栅保护电路
图5-35
• 多晶硅电阻、磷扩散电阻 • Dn1和Dn2寄生二极管 • 电路图 • 版图 • 剖面图
MOS集成电路的版图设计举例
输入栅保护电路版图举例 倒相器图形举例 门电路图形举例 版图设计技巧
集成电路版图设计基础第五章：模拟IC版图
电源分布是版图设计中非常重要 的一个环节，它涉及到如何合理 地分布电源网络，以保证电路的
稳定性和性能。
常用的电源分布技术包括电源网 格、电源岛和电源总线等，这些 技术可以有效减小电源网络的阻
抗和减小电压降。
热设计
在模拟IC版图设计中，热设计 是一个不可忽视的环节，它涉 及到如何有效地散热和防止热 失效。
验证与测试
功能验证
通过仿真测试或实际测试，验证版图实现的电路功能是 否正确。
时序验证
检查电路时序是否满足设计要求，确保电路正常工作。
ABCD
性能测试
对版图实现的电路进行性能测试，包括参数、频率、功 耗等方面的测试。
可测性、可维护性和可靠性测试
对版图进行测试，验证其在测试、维修和可靠性方面的 表现是否符合要求。
02
模拟IC版图设计流程
电路设计
确定设计目标
根据项目需求，明确电路 的功能、性能指标和限制 条件。
选择合适的工艺
根据电路需求，选择合适 的工艺制程，确保电路性 能和可靠性。
电路原理图设计
使用电路设计软件，根据 电路功能和性能要求，设 计电路原理图。
参数提取与仿真验证
对电路原理图进行仿真验 证，提取关键参数，确保 电路性能满足设计要求。
版图布局
确定版图布局方案
模块划分与放置
根据电路原理图和工艺制程要求，确定合 理的版图布局方案。
将电路原理图划分为若干个模块，合理放 置在版图上，确保模块间的连接关系清晰 、简洁。
电源与地线设计
考虑可测性、可维护性和可靠性
合理规划电源和地线的分布，降低电源和 地线阻抗，提高电路性能。
在版图布局时，应考虑测试、维修和可靠 性等方面的需求。
第五章 MOS集成电路的版图设计-1
四川大学物理科学与技术学院
NLDD (198)
P31
P+
P well
P+
N well
P+
P substrate
NMOS S/D Extension (SDE)
专用集成电路设计实验室
四川大学物理科学与技术学院
PLDD (197)
BF2
P+
P well
P+
N well
P+
P substrate
PMOS S/D Extension (SDE)
硅圆片及其芯片部位
Classification of Silicon Technology
IC设计主要流程
复杂的 物理 化学 过程
系统总体方案
电路设计 工艺设计
版图设计
生成PG带制作掩模版 工艺流片 测试、划片封装
硅平面工艺是制造MOS IC 的基础。利用不同的 掩膜版，可以获得不同功能的集成电路。因此， MOS IC版图的设计就成为开发新品种和制造合格 集成电路的关键。 目前的版图设计方法有三种：
专用集成电路设计实验室
四川大学物理科学与技术学院
Vtp Implant (197)
BF2
P+
P well
P+
N well
P+
P substrate
Channel profiling. Typically involves more than one implantation steps for adjusting PMOS device threshold (shallow) and increase anti-punch-through robustness (deep).
MOS集成电路--CMOS反相器电路仿真及版图设计
MOS管集成电路设计题目：CMOS反相器电路仿真及版图设计**：***学号：***********专业：通信工程****：***2014年6月1日摘要本文介绍了集成电路设计的相关思路、电路的实现、SPICE电路模拟软件和LASI7集成电路版图设计的相关用法。
主要讲述CMOS反相器的设计目的、设计的思路、以及设计的过程，用SPICE电路设计软件来实现对反相器的设计和仿真。
集成电路反相器的实现用到NMOS和PMOS各一个，用LASI7实现了其版图的设计。
设计。
集成电路 CMOS反相器LT SPICE LASI7 关键字：集成电路目录引言 ....................................................................................................................................... - 2 -一、概述 ............................................................................................................................... - 2 -1.1MOS集成电路简介集成电路简介 .................................................................................................... - 2 -1.2MOS集成电路分类集成电路分类 .................................................................................................... - 2 -1.3MOS集成电路的优点集成电路的优点 ................................................................................................ - 3 -二、LTspice电路仿真 .......................................................................................................... - 3 -2.1SPICE简介 ................................................................................................................... - 3 -仿真过程 ..................................................................... - 3 -2.2CMOS反相器LT SPICE仿真过程2.2.1实现方案 .............................................................................................................. - 3 -2.2.2 LTspice电路仿真结果 ...................................................................................... - 5 -三、LASI版图设计 ............................................................................................................... - 5 -软件简介 ........................................................................................................ - 5 -3.1LASI软件简介版图设计原理 ......................................................................................................... - 6 -3.2版图设计原理的版图设计 .................................................................................................... - 6 -3.3LASI的版图设计四、实验结果分析 ............................................................................................................... - 8 -五、结束语 ........................................................................................................................... - 8 -参考文献 ............................................................................................................................... - 8 -引言CMOS 技术自身的巨大潜力是IC 高速持续发展的基础。
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若 N L ，则有：
L
(Vout)
rc 2
L2
（5.3） （5.4） （5.5）
王向展
08.04.2020
6
集总 模型
集成电路原理与设计
集总模型即将整个长连线等效为 一总的R总、C总
图5.2 集总模型等效电路
(V o) u tR 总 C 总 dW L otx o L x W rcL 2
线间介质厚度；扩散层=1/(Nq) 。
r
d W
c ox W
tox
（5.1）
节点i的电位Vi响应与时间t的关系：
c L V i (V i 1 V i)(V i V i 1)
t
r L
（5.2）
王向展
08.04.2020
5
集成电路原理与设计
当L0，有：
r
c
dV dt
2V x2
近似处理，求解得：
(V ou ) t rc( L )2[N (N 21 )]
王向展
08.04.2020
11
集成电路原理与设计
5.1.3 寄生沟道
当互连跨过场氧区时，如果互连电位足够高，可能使场区 表面反型，形成寄生沟道，使本不应连通的有源区导通，造成 工作电流泄漏，使器件电路性能变差，乃至失效。
预防措施：
（1）增厚场氧厚度t´OX，使 V´TF，但需要增长场氧时间，
对前部工序有影响，并将造 成台阶陡峭，不利于布线。
王向展
图5.4 寄生沟道形成示意图
08.04.2020
12
集成电路原理与设计
（2）对场区进行同型注入，提高衬底浓度，使V´TF。但注
王向展
08.04.2020
10
集成电路原理与设计
5.1.2 寄生电容
MOS电路中，除了由互连系统造成的分布电容之外，还 存在许多由于MOSFET结构特点所决定的寄生电容。(见教材 图5-2，P111)。其中：
CMOS – 单位面积栅电容=COX，节点电容的主要组成部分 5m工艺，TOX=1000Å，COX0.345fP/m2 1m工艺，TOX=200Å，COX1.725fP/m2
CMNT – Al-栅氧-n+区之间的电容（CMOS） CM – Al-场氧-衬底间的电容（CMOS/10） CMN – Al-场氧-n+区之间的电容（23CM） Cpn – D、S与衬底之间的pn结电容（Nsub， Cpn） CGD对器件工作速度影响较大，可等效为输入端的一个密 勒电容：Cm=(1+KV)CGD，KV为电压放大系数。
集成电路原理与设计
第五章 MOS集成电路的版图设计
§ 5.1 MOS集成电路的寄生效应
5.1.1 寄生电阻 5.1.2 寄生电容 5.1.3 寄生沟道 5.1.4 CMOS电路中的闩锁效应(Latch-Up)
§ 5.2 MOS集成电路的工艺设计
5.2.1 CMOS IC的主要工艺流程 5.2.2 体硅CMOS工艺设计中阱工艺的选择
图5.3 由边际电场效应产生的寄生电容
Cf fo xL[ln 12dto
d]
x[11td ox] 4tox
王向展
08.04.2020
8
集成电路原理与设计 对于1m CMOS工艺，单位长度Cff如下表所示。
表5.1 不同连线层与衬底间的Cff
王向展
08.04.2020
9
集成电路原理与设计
2、导电层的选择 选用导电层时应注意：
（1）VDD、VSS尽可能选用金属导电层，并适当增加连线 宽度，只有在连线交叉“过桥”时，才考虑其他导电层。
（2）多晶硅不宜用作长连线，一般也不用于VDD、VSS电 源布线。
（3）通常应使晶体管等效电阻远大于连线电阻，以避免 出现电压的“分压”现象，影响电路正常工作。
（4）在信号高速传送和信号需在高阻连线上通过时，尤 其要注意寄生电容的影响。扩散层与衬底间电容较大，很难 驱动；在某些线路结构中还易引起电荷分享问题，因此， 长互连情况下，寄生分布阻容网络可等效如图5.1所示。
其中：r，c – 单位长度的电阻、电容（/m、F/m）L – 连线总 长度
王向展
08.04.2020
4
分布 模型
集成电路原理与设计
图5.1 寄生分布阻容网络等效电路
令：d – 连线厚度；W – 连线宽度； – 电阻率；tox – 连
版图设计 按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一定的规 则布置在硅片上，绘制出相互套合的版图，以供制作各次光刻掩模版用。
将GDSII或CIF数据包发给Foundry，生成PG带，制 作掩模版
工艺流片
中测，划片封装，终测
王向展
08.04.2020
3
集成电路原理与设计
§ 5.1 MOS集成电路的寄生效应
§ 5.5 版图设计技巧
4.5.1 动态CMOS电路
王向展
08.04.2020
2
集成电路原理与设计
根据用途要求确定系统总体方案，
工艺设计 根据电路特点选择适当的工艺，再按电路中各器件的参数要求，确定满足这些参 数的工艺参数、工艺流程和工艺条件。
电路设计 根据电路的指标和工作条件，确定电路结构与类型，依据给定的工艺模型，进行 计算与模拟仿真，决定电路中各器件的参数（包括电参数、几何参数等）
（5.6）
例 5.1 已 知 采 用 1m 工 艺 ， n+ 重 掺 杂 多 晶 硅 互 连 方 块 电 阻
R=15/，多晶硅与衬底间介质（SiO2）的厚度tox=6000Å。 求互连长度为1mm时所产生的延迟。
王向展
08.04.2020
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集成电路原理与设计
实际上互连系统的寄生电 容还有边际电场形成的电容Cff(Fringing Field)。随着尺寸的不 断缩小，Cff往往可与面积电容 相比拟，不可忽略不计。
5.1.1 寄生电阻
MOS IC尤其是Si栅MOS电路中，常用的布线一般有金属、 重掺杂多晶硅（Poly-Si）、扩散层和难熔金属（W、Ti等）硅 化物几种。由于其特性、电导率的差异，用途也有所不同。 随着器件电路尺寸按比例不断缩小，由互连系统产生的延迟 已不容忽略，并成为制约IC速度提高的主要因素之一。
§ 5.3 MOS集成电路的版图设计规则
5.3.1 设计规则 5.3.2 微米设计规则
08.04.2020
1
集成电路原理与设计
§ 5.4 MOS集成电路版图举例
5.4.1 硅栅CMOS反相器的输入保护电路 5.4.2 铝栅工艺CMOS反相器版图举例 5.4.3 硅栅NMOS反相器版图举例 5.4.4 硅栅CMOS与非门版图举例