基于FGA的通用数控分频器的设计与实现

实验三数控分频器设计【实验目的】1.设计实现一个根据不同的输入，将时钟信号进行分频2.掌握分频计数器类型模块的Verilog描述方法；3.学习设计仿真工具的使用方法；4.学习层次化设计方法；【实验内容】1．用Verilog 语言设计带计数允许和复位输入的数控分频器。

2. 编制仿真测试文件，并进行功能仿真。

3. 下载并验证分频器功能【实验原理】数控分频器的功能是在输入端给定不同数据时，将对输入的时钟信号有不同的分频比，对于一个N分频器，分频出的时钟周期是原时钟周期的N倍，频率变为原来的1/N。

对于一个8位计数器，如果输入数D，然后启动计数器工作，则经过D倍的时钟周期,计数器溢出时，输出pfull变为高电平，再以pfull为敏感信号，对fout进行取反操作，如此N=2D。

计数一次后，再重新计数，反复进行直至输入被赋予新值。

对于数控分频数器，装载不同的计数初始值时，会有不同频率的溢出信号，从而得到不同的输出。

数控分频器是利用计数值可并行预置的加法计数器设计完成的。

【程序源代码】（加注释）module FDIV(clk,fdiv,fout,pfull); //8位二进制的数控分频计input clk; //时钟信号input [7:0] fdiv; //8位加载数据output pfull; //定义一个1位的寄存器型中间控制变量output fout; //分频数据输出reg [7:0] Q; reg fout,full,pfull;always @(posedge clk) begin //clk有上升沿时，启动以下程序if(Q==fdiv) begin Q=0;full=1;end //若Q==fdiv，Q=0，full=1else begin Q=Q+1;full=0;end //若Q!=fdiv，Q累加1，full=0pfull=full;end //将full数据向pfull输出always @(posedge pfull)fout=~fout; //当pfull有上升沿时，对fout取反endmodule【RLT电路】【仿真和测试结果】功能分析：当输入fdiv为预置数“5”时，经过5倍的clk周期，pfull由低电平变为高电平；当pfull有上升沿时，对fout取反fout，因此fout的周期是clk的10倍，即完成对clk的10分频功能。

基于FPGA 的任意小数分频器的设计作者：毛为勇， 祁中洋， 王兰， MAO Wei-yong， QI Zhong-yang， WANG Lan作者单位：桂林电子科技大学,信息与通信学院,广西,桂林,541004刊名：桂林航天工业高等专科学校学报英文刊名：JOURNAL OF GUILIN COLLEGE OF AEROSPACE TECHNOLOGY年，卷(期)：2009，14(1)被引用次数：0次1.周冬成;王永斌;郑亚平基于FPGA的小数分频频率合成器设计[期刊论文]-电子测量技术 2006(03)2.王建荣;李竹;汤洪明一种新的基于FPGA的小数分频器的参数化设计[期刊论文]-太原科技大学学报 2007(03)3.王广叉;赵卫华;赵艳秋一种小数分频器的设计及性能分析[期刊论文]-自动化技术与应用 2007(09)4.黄海生一种可控分频比分频器的设计和研宄[期刊论文]-计算机工程与设计 2002(03)5.刘亚海;林争辉基于FPGA的小数分频器的实现[期刊论文]-现代电子技术 2005(03)6.张奇惠;武超基于Verilog HDL的分频嚣的优化设计[期刊论文]-河南大学学报(自然科学版) 2007(04)1.期刊论文周冬成.王永斌.郑亚平.Zhou Dongcheng.Wang Yongbing.Zheng yaping基于FPGA的小数分频频率合成器设计-电子测量技术2006,29(3)文中介绍了一种小数分频频率合成器的设计方案.该方案中的分频部分基于FPGA进行设计与实现,仿真结果表明正确.FPGA在设计方案中的应用使得电路简单且便于二次开发.2.期刊论文王耀琦.王小鹏.王静.WAND Yao-qi.WANG Xiao-peng.WANG Jing基于CPLD/FPGA的任意分频器设计研究与仿真-兰州交通大学学报2010,29(4)在介绍整数分频、半整数分频算法的基础之上,提出了小数分频的基本算法和改进算法,并通过Verilog HDL语言实现了编程,在Quartus Ⅱ环境下进行仿真实验,且在Altera公司的芯片EPM240T100I5上得到了实现.实验结果表明:在CPLD/FPGA上完全可以实现整数和半整数分频,也能实现统计平均意义上的小数分频.3.期刊论文王志国.丁鼎.WANG Zhi-guo.DING Ding HDLC码流高精度时钟恢复电路的FPGA实现-电力系统通信2010,31(9)提出了一种针对HDLC码流的高精度的时钟恢复电路.方案通过FPGA的可编程模块化设计,包含了小数分频、数据边沿采样、硬件倍频PLL及HDLC标志码脉宽测量等关键技术,实现从HDLC数据码流中恢复高精度时钟.经硬件实验验证,性能指标优秀,有较强的实用性,应用广泛.4.期刊论文袁泉.陈晓龙.王家礼.YUAN Quan.CHEN Xiao Long.WANG Jia Li基于FPGA的小数分频实现方法-电子技术应用2010(11)提出了一种基于FPGA的小数分频实现方法.介绍了现有分频方法的局限性,提出一种新的基于两级计数器的分频实现方法,给出该方法的设计原理以及实现框图,利用软件对电路进行仿真,由仿真结果可以看出该方法可有效实现输入信号频率的小数调整,最后分析了方法的优缺点及其应用领域.实验结果表明,设计方法能够高精度地完成对信号频率的微调,并且频率转换时间被缩短到2.56μs.5.期刊论文郭雨梅.周晓章.陈曦.GUO Yu-mei.ZHOU Xiao-zhang.CHEN Xi基于FPGA的新型数字锁相倍频方法-仪表技术与传感器2010(5)为了克服模拟锁相倍频电路在应用过程中易受温度和电压影响、锁相时间长、存在直流零点漂移及部件饱和等缺欠,以实现对被测信号的高速高精度采样,提出了一种基于FPGA的新型数字锁相倍频方法.该方法依据锁相倍频的基本原理,通过检测被测信号的边缘计算出频率值,找到相应的指针位置,再根据产生的分频因子来控制数控振荡器的输出信号,从而完成对被采集信号的锁相倍频.经过仿真分析,验证了该方法的可行性,证明了其具有精度高、锁相速度快等优点.6.期刊论文李娜.杨文荣.曹家麟.LI Na.YANG Wen-rong.CAO Jia-lin基于FPGA的小数频率合成器-微电子学与计算机2005,22(2)文章介绍了采用∑△调制技术的小数频率合成器.为了提高分频信号的质量和减少小数分频器的小数杂散,采用了三阶单环∑△调制技术.本文还提出了采用这种原理的具体电路实现方式.7.期刊论文刘玮.何萱.袁凌云基于FPGA任意分频系统设计-电子产品世界2006(16)本文给出了分频技术通用模型.并结合最新的一些分频技术,提出了一种基于FPGA全新的分频系统的设计方法,简单的介绍了设计的思路、原理及其算法,并对该方案的性能进行了分析,给出了仿真波形,RTL综合电路图.8.期刊论文张横云基于FPGA小数分频频率合成器的设计-内江科技2008,29(9)本文介绍了小数分频频率合成器的原理,在此基础上提出了一种改进的基于FPGA小数分频器的分频原理算法及电路设计.9.学位论文成聪基于FN-PLL的频率合成器2006频率合成器是现代电子系统的重要组成部分，是决定电子系统性能的关键设备之一。

一种基于FPGA的分频器实现
贾米娜
【期刊名称】《机械管理开发》
【年(卷),期】2006(000)001
【摘要】现场可编程门阵列FPGA是近年来迅速发展的可编程ASIC器件,介绍了FPGA的特点和应用范围,并用FPGA设计不同频率和同频率不同相位的分频器,其中FPGA采用VHDL语言编写.
【总页数】2页(P100,102)
【作者】贾米娜
【作者单位】中北大学自动控制系,山西,太原,030051
【正文语种】中文
【中图分类】TN773
【相关文献】
1.一种基于FPGA的分频器的设计 [J], 易欢;肖顺文;李怡琳;杨湲
2.一种基于FPGA的任意分频器设计与实现 [J], 李炯
3.一种新型delta-sigma小数分频器的FPGA实现 [J], 王水鱼;冯晓靖
4.一种新的基于FPGA的小数分频器的参数化设计 [J], 王建荣;李竹;汤洪明
5.一种新的可控分频器的FPGA实现 [J], 王世元;谢开明;石亚伟;陈孟钢;龙正吉因版权原因，仅展示原文概要，查看原文内容请购买。

实验6 数控分频器的设计(1)实验目的:学习数控分频器的设计、分析和测试方法。

(2)实验原理:数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例6-20所示。

【例6-20】8位数控分频器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF ISPORT(CLK : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT : OUT STD_LOGIC);END ENTITY DVF;ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK = '1' THENIF CNT8 = "11111111" THENCNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL <= '1'; --同时使溢出标志信号FULL输出为高电平ELSE CNT8 := CNT8 + 1; --否则继续作加1计数FULL <= '0'; --且输出溢出标志信号FULL为低电平END IF;END IF;END PROCESS P_REG ;P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1' THENCNT2 := NOT CNT2;--如果溢出标志信号FULL为高电平，D触发器输出取反IF CNT2 = '1' THEN FOUT <= '1';ELSE FOUT <= '0';END IF;END IF;END PROCESS P_DIV;END ARCHITECTURE one;(3)分析:根据图6-21的波形提示，分析例6-20中的各语句功能、设计原理及逻辑功能，详述进程P_REG和P_DIV的作用，并画出该程序的RTL电路图。

基于FGA的直接数字频率合成器的优化设计论文基于FGA的直接数字频率合成器的优化设计论文摘要：介绍了DDS的基本工作原理，针对传统DDS存在的主要问题，提出了基于流水线结构的累加器和基于波形对称的ROM优化设计，并在开发软件Quartus II上仿真，验证了优化设计的正确性。

不仅提高了系统的运算速度，而且也节省了硬件资源。

关键词:FPGA；DDS；流水线结构；仿真1.引言随着科技的飞速发展，对信号发生器的要求越来越高，传统分立式模拟电路来难满足。

直接数字频率合成法（Direct Digital Frequency Synthesis简称DDFS或DDS）具有频率稳定度高、分辨率高、切换时间短、相位变化连续、易于实现各种数字调制、集成度高等特点，能很好的满足各种需求。

因此，DDS技术在通信、雷达、电子对抗、仪器测试等领域都有广泛的应用。

专用DDS芯片在控制方式、频率控制等方面不灵活，很多时候不能满足系统的要求，利用FPGA来设计符合自己需要的DDS 系统就是一个很好的解决方法。

2.DDS的工作原理DDS是利用数字相位累加产生线性变化的数字相位输出信号，通过波形数据查找表，获得对应于相位信号的数字化幅度信号，再通过数模转换器（DAC）获得模拟信号输出。

一个基本的DDS系统由基准时钟fclk、相位累加器、相位/幅值查找表（ROM）、数模转换器（DAC）及低通滤波器（LPF）组成，如图1所示。

工作原理：预先在ROM中存入所需波形的幅度编码，每来一个时钟信号，N位的相位累加器将频率控制字K累加，同时累加器输出序列的高M位去寻址相位/幅值查找表，得到一系列离散的幅度编码（Y 位）。

该幅码经数模转换后得到模拟的阶梯电压，再经低通滤波器平滑后，就可得到所需要的波形信号。

DDS的输出信号频率fout=K·fclk/2N，频率分辨率为Δfout=foutmin/2N，实际最高输出频率取foutmax=fclk×40%，相对带宽为foutmax/foutmin=2N×40%。

基于FPGA 的任意数值分频器的设计周殿凤,康素成,王俊华(盐城师范学院物理科学与电子技术学院,江苏省盐城市224002)摘　要:介绍了基于FPG A 的任意分频系数的分频器的设计,该分频器能实现分频系数和占空比均可以调节的3类分频:整数分频、小数分频和分数分频。

所有分频均通过VHDL 语言进行了编译并且给出了仿真图。

本设计中的分频器没有竞争冒险,可移植性强,占用的FPG A 资源少。

本设计在A l 2tera 公司的Cycl one Ⅱ系列EP2C35型FPG A 芯片中完全可实现,结果表明设计是正确和可行的。

由于分频器应用非常广泛,故本设计具有很强的实用价值。

关键词:FPG A;VHDL;分频器中图分类号:TP277收稿日期:2009212220;修回日期:2010201209。

基金项目:江苏省高校自然科学基金资助项目(08KJD140005);盐城师范学院校级基金资助项目(09YCK L016)。

0　引　言FPG A 作为未来数字系统的3大基石(FPG A 、DSP 、CP U )之一,成为目前硬件设计研究的重点[1]。

在数字系统的设计中,设计人员会遇到各种形式的分频需求,如偶数分频、奇数分频、半整数分频、小数分频和分数分频等。

在某些设计中,系统不仅对频率有要求,而且对占空比也有严格的要求。

由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频实现起来较为简单,但对半整数分频及等占空比的奇数分频实现较为困难,小数分频和分数分频更困难[2]。

为了解决这一问题,本文首先分析了各种分频器的设计方法,然后将其综合起来成为一个通用分频器。

通过分析分频器的原理,探索出了一套简单明了的设计方法,设计了一个任意数值通用分频器,该分频器没有毛刺且占用的逻辑资源较少。

1　整数分频器偶数分频器的设计较为简单,可以利用计数器实现[3]。

假设要实现m =2n 分频,当计数器的值为0～j -1时,输出时钟为1,计数器的值为j ～2n -1时,输出时钟为0,在计数器值为2n -1时复位计数器,如此循环下去,即可实现占空比为j/2n 的分频,m 和j 都是预置数,j 用于调节占空比,m 调节分频系数。

基于ASIC的数控分频器设计
引言
本文提出了一种基于ASIC的数控分频器设计方案。

该方案利用ASIC技术，实现高速、低功耗、高可靠性、低成本的数控分频器，能够满足现代信号处理系统的需求。

设计原理
该方案采用高速数字信号处理器作为控制器，通过外部触发信号输入控制，控制器发送控制信号来控制数字电路分频器。

数字电路分频器使用高速逻辑单元实现高速低功耗的分频操作。

系统架构
该系统的架构图如下所示：
其中，数字信号处理器采用ASIC实现，高速逻辑单元采用FPGA实现，两者之间通过高速传输接口进行通信。

ASIC设计流程
ASIC设计流程如下：
1. 设计电路原理
2. 进行电路原理仿真
3. 设计电路布局
4. 进行电路布局仿真
5. 生成masks，并进行芯片制造
6. 进行芯片测试
FPGA设计流程
FPGA设计流程如下：
1. 设计逻辑原理
2. 进行逻辑原理仿真
3. 设计逻辑布局
4. 进行逻辑布局仿真
总结
本文提出的基于ASIC的数控分频器设计方案，采用高速数字信号处理器作为控制器，通过外部触发信号输入控制，控制器发送控制信号来控制数字电路分频器。

数字电路分频器使用高速逻辑单
元实现高速低功耗的分频操作。

该设计方案具有高速、低功耗、高可靠性、低成本等优点，能够满足现代信号处理系统的需求。

可编程逻辑设计——实验六报告学院：物理与信息工程学院专业：通信工程年级：2007级班级：二班学号：110700221姓名：林明明指导老师：杨秀芝实验六数控分频器的设计一、实验目的：学习数控分频器的设计和测试方法。

二、实验原理：数控分频器的功能为在不同输入信号时，对时钟信号进行不同的分频，在输出端输出不同频率的信号。

该电路可以用具有并行预置功能的加法计数器实现，方法是对应不同的输入信号，预置数（初始计数值）设定不同的值，计数器以此预置数为初始状态进行不同模值的计数，当计数器的状态全为1时，计数器输出溢出信号。

用计数器的溢出信号作为输出信号或输出信号的控制值，使输出信号的频率受控于输入的预置数。

电路输出波形图：三、实验内容：1）根据实验原理画出电路框图，并计算在不同预置数时输出信号的频率与时钟频率的比值。

2）编写实现数控分频器的VHDL程序。

要求输出信号的占空比尽量为50％。

提示：可以将计数器溢出信号输出给一个翻转触发器，溢出信号的边沿作为触发器的触发信号，触发器的输出就是分频器的输出（注意计数器初始计数值与输出频率之间的关系）。

3）用QuartusII对设计进行编译、综合、仿真，给出仿真波形和时序分析数据。

4）通过QuartusII集成环境，将设计下载到实验电路上进行硬件测试。

输入不同的clk信号和不同的输入控制信号，测试输出波形。

管脚锁定：clk clk1 43D(3) PIO23 30 SW1D(2) PIO24 35 SW2D(1) Pio25 36 SW3D(0) PIO26 37 SW4Fout PIO19 29 LED12四、思考题：如果需要进行奇数分频（如3分频），能否够保持输出波形的占空比为50％？如果不能，如何使占空比尽量接近50％；如果可以，应如何做？五、实验结果：数控分频器的原理框图：数控分频器输出频率与输入时钟的关系：答：数控分频器输出频率与输入时钟频率成正比。

对于相同的计数器初始计数值，如果时钟频率变大（或缩小）为原来的n倍，那么数控分频器输出频率也将变大（或缩小）为原来的n倍。

实验五数控分频器的设计一、实验目的1、学习数控分频器的设计、分析和测试方法。

2、了解和掌握分频电路实现的方法。

3、掌握EDA技术的层次化设计方法。

二、实验原理数控分频器的功能就是当输入端给定不同的输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器来设计完成的，方法是将计数溢出位与预置数加载输入信号相接得到。

三、实验内容本实验要求完成的任务是在时钟信号的作用下，通过输入八位的按键开关输入不同的数据，改变分频比，使输出端口输出不同频率的时钟信号，过到数控分频的效果。

在实验中时，数字时钟选择2HZ作为输入的时钟信号，用八个按键开关做为数据的输入，当八个按键开关置为一个二进制数时，在输出端口输出对应频率的时钟信号，用输出端口接LED灯来观察频率的变化。

四、实验步骤1、打开QUARTUSII软件，新建一个工程。

2、建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框。

3、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序.4、 编写完VHDL 程序后，保存起来。

方法同实验一。

5、 对自己编写的VHDL 程序进行编译并仿真，对程序的错误进行修改。

6、 编译仿真无误后，依照按键开关、LED 与FPGA 的管脚连接表（表1-1、表1-2）或参照附录进行管脚分配。

表5-1是示例程序的管脚分配表。

分配完成后，再进行全编译一次，以使管脚分配生效。

端口名 使用模块信号 对应FPGA 管脚说 明 INCLK CLOCK2 17 时钟为10KHZDATA0 键1 1 分频比数据 DATA 1 键2 2 DATA 2 键3 3 DATA 3 键4 4 DATA4 键5 5 DATA 5 键6 6 DATA 6 键7 7 DATA 7 键8 10 FOUTLED 灯 D111分频输出 表5-1 端口管脚分配表7、 “模式选择键”：按动该键能使实验板产生12种不同的实验电路结构。

实验目的与要求实验名称:数控分频器设计实验目的:将4位计数器改成8位计数器形式,完成全部仿真测试和硬件测试内容实验原理给定计数模N,当计数到N时,对计数器发出一个清零信号,使其从头开始计数,以此循环往复如果控制的是计数器的同步清零端,则为计数器的同步清零模式.如果控制的是异步清零端,则为计数器的异步清零模式.对于给定的模M,当计数满到溢出时,或限制其计数到某一数值时,发出一个信号,控制计数器的加载预置端,使计数器加载M,如果控制的是计数器的同步加载端,则为同步加载模式,如果控制的是计数器的异步加载端,则为异步加载计数模式1、实验内容编辑和输入设计文件新建文件夹——输入源程序——文件存盘源程序A、module FDIV0(CLK,PM,D,DOUT,RST);input CLK;input RST;input[7:0]D;output PM;output [7:0] DOUT;reg[7:0]Q1;reg FULL;（*synthesis,keep*）wire LD;always @(posedge CLK or negedge RST)beginif(!RST)begin Q1<=0;FULL<=0;endelse if(LD)begin Q1<=Q1+1;FULL<=0;endendassign LD=(Q1==8'B11111111);assign PM=FULL;assign DOUT=Q1;endmoduleB、module fdiv01(CLK,PM,D,DOUT,RST);input CLK;input RST;input[7:0]D;output PM;output [7:0] DOUT;reg[7:0]Q1;reg FULL;（*synthesis,probe_port,keep*）wire LD;always @(posedge CLK or posedge LD or negedge RST )begin if(!RST)begin Q1<=0;FULL<=0;endelse if(LD)begin Q1<=D;FULL<=1;endelse begin Q1<=Q1+1;FULL<=0;endendassign LD=(Q1==8'B00000000);assign PM=FULL;assign DOUT=Q1;endmoduleC、module fdiv02(CLK,PM,D);input CLK;input [7:0] D;output PM;（*synthesis,probe_port,keep*）[7:0] Q1;reg FULL;（*synthesis,probe_port,keep*）wire RST;always @ (posedge CLK or posedge RST)beginif (RST)begin Q1<=0;FULL<=1;endelse begin Q1<=Q1+1;FULL<=0;endendassign RST = (Q1==D);assign PM=FULL;endmoduleD、module fdiv03(CLK,PM,D);input CLK;input [7:0] D;output PM;（*synthesis,probe_port,keep*）[7:0] Q1;reg FULL;（*synthesis,probe_port,keep*）wire RST;always @ (posedge CLK)beginif (RST)begin Q1<=0;FULL<=1;endelse begin Q1<=Q1+1;FULL<=0;endendassign RST = (Q1==D);assign PM=FULL;endmodule2、总结与体会创建工程打开并建立新工程管理窗口——将设计文件加入工程中——选择目标芯片——工具设置——结束设置3、全程编译前约束项目设置选择FPGA目标芯片——选择配置器件的工作方式——选择配置器件和编程方式——选择目标器件引脚端口状态——选择Verilog语言版本4、全程综合与编译Processing——Start Compilation启动全程编译5、仿真测试AB、C、D实验总结与体会通过这次实验学会了将4位计数器改成8位计数器形式,完成全部仿真测试和硬件测试内容。

基于FPGA的通用数控分频器的设计与实现
本文首先介绍了各种分频器的实现原理，并在FPGA开发平台上通过VHDL文本输入和原理图输入相结合的方式，编程给出了仿真结果。

最后通过对各种分频的分析，利用层次化设计思想，综合设计出了一种基于FPGA的通用数控分频器，通过对可控端口的调节就能够实现不同倍数及占空比的分频器。

1.引言
分频器是数字系统中非常重要的模块之一，被广泛应用于各种控制电路中。

在实际中，设计人员往往需要将一个标准的频率源通过分频技术以满足不同的需求。

常见的分频形式主要有：偶数分频、奇数分频、半整数分频、小数分频、分数分频。

在某些严格的情况下，还有占空比的要求。

其中非等占空比的偶数分频器和奇数分频器其实现比较容易，但对于半整数分频器和占空比为50%的奇数分频器实现比较困难。

本文首先介绍了各种分频器的实现原理，并结合VHDL硬件描述语言对其进行了仿真，最后提出一个可控的通用分频器的设计方法，该方法可实现任意分频，资源消耗低，具有可编程等优点。

2.偶数分频器
偶数分频器比较简单，即利用计数器对需要分频的原始时钟信号进行计数翻转。

例如：要进行M=2N(N为自然数)分频，当计数值为0~k-1时，输出高
电平，当计数值为k-1~2N-1时输出低电平，同时计数值复位，如此循环可实
现任意占空比的偶数分频，其中M和k为预置数，可根据分频倍数和占空比的要求进行置数。

如图1所示，当k=N时，即可实现占空比为50%的偶数分频。

基于FPGA的分频法FSK调制器的设计与实现
贾雅琼
【期刊名称】《《可编程控制器与工厂自动化(PLC FA)》》
【年(卷),期】2008(000)001
【摘要】针对FSK信号的特点,提出了基于FPGA的FKS调制器的一种实现方法--分频法,这种方法利用数字基带信号去控制可变分频器的分频比来改变输出载波频率,产生一种相位连续的FSK信号,而且原理通俗易懂,电路结构简单,容易实现。

【总页数】3页(P72-74)
【作者】贾雅琼
【作者单位】湖南工学院电气与信息工程系
【正文语种】中文
【中图分类】TN911
【相关文献】
1.基于CORDIC算法2FSK调制器的FPGA设计 [J], 雷能芳
2.基于PC104总线的2FSK调制器的设计与实现 [J], 关进辉;石春和;何远辉
3.4FSK数字化调制器的FPGA设计与实现 [J], 周鹏
4.基于FPGA的2FSK数字调制器设计 [J], 柯磊
5.基于DDS的FH/FSK调制器的FPGA实现 [J], 王钧铭
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