2DSP芯片(TMS320DM642)概述

Blackfin561 VS TMS320DM642 全面比较德州仪器公司(Texas Instruments以下简称TI公司)和美国模拟器件公司(Analog Devices以下简称ADI公司)，作为全球领先的高性能DSP供应商，它们几乎占据了全球DSP市场全部分额。

TMS320DM642（以下简称DM462）是TI公司近来发布的新一代多媒体处理器，它基于其第二代高性能的 VelociTI VLIW结构，适用于多种数字媒体应用，它的时钟频率为600MHz，指令速度高达4800MIPS。

而ADSP-BF561（以下简称BF561）处理器是ADI公司推出的Blackfin 系列中的高性能产品，主要针对于多媒体和通信方面的各种应用。

BF561的核心由两枚独立的Blackfin 处理器组成。

它集成了一套通用的数字图像处理外围设备，为数字图像处理和多媒体应用创建了一个完整的系统级片上解决方案。

下面我们将对TI公司的 TMS320DM642与ADI公司的Blackfin561做一些简要介绍和比较。

一、体系结构TMS320DM642与Blackfin561的体系结构的最大差别在于TMS320DM642是单核结构、而Blackfin561是双核结构，这就从整体上决定了它们之间的整个架构的不一致性。

图1 DM642的内核结构如图1所示，DM642内核包含8 个并行的处理单元(.L1，.L2，.S1，.S2，M1，.M2，.D1，.D2)，两个通用寄存器组(A和B，各32 个32-bit通用寄存器)，两个从内存读取数据的通道(LD1和LD2)，两个写内存的数据通道(ST1和ST2)，两个数据地址通道(DA1和DA2)，两个寄存器组数据交叉通道(1X和2X)，两个乘法单元（M）、六个32-bit 的算术单元、40-bit的ALU和40-bit的桶型移位器。

DM642乘法单元（M）每个时钟周期执行两个16-bit的乘法，此外，每个乘法单元（M）可以在每个周期内作4 个8 bit 的乘法。

电子技术DM642嵌入式图像融合处理系统硬件设计研究郝雅婷，马立新（中国矿业大学，北京，100083）摘要：时代的进步使得嵌入式系统朝着更为智能的方向发展，DSP被人们广泛的应用到信号高速处理领域，特别是在图像处理加工领域能够为图像处理提供精准的数据支持。

为此，文章以图像融合硬件系统打造和技术实现为研究对象，将TMS320DM642芯片（以下简称DM642）作为核心处理器，就DM642嵌入式图像融合处理系统的架构、处理器内部配置、硬件设计问题进行探究。

关键词：DM642；嵌入式图像；融合处理系统；硬件设计在工业监督控制、机器视觉、医学影像处理领域会应用一些复杂的算法来进行多图像处理数据，基于这样的要求传统的图像处理系统很难满足系统处理要求。

文章面向实时图像处理，采用模块化的设计思想以新一代高性能多媒体专用DSP芯片DM642为核心，打造了体积小、能耗低、应用性强的嵌入式实时图像处理可拓展硬件平台。

1DM642嵌入式图像融合处理系统的总体架构设计DM642嵌入式图像融合处理系统是基于专用数字媒体应用的高性能32位定点芯片DM642进行设计开发的，系统以DM642为核心，由图像采集模块、图像处理模块、图像存储模块以及电源模块等构成。

系统的具体工作原理如下所示：在系统通电之后从FLASH加载程序，完成对DM642的初始化并通过FC总线来实现对视频编解码芯片的参数设定。

在设定好参数之后开展进行图像信息的采集整理，从四路图像传感器采集到的模拟图像信号经过解码转换成数字图像信号后会通过DM642视频接口传送到DSP 中，再经由内部图像处理后，通过DM642视频接口解码传出显ZBoDM642嵌入式图像融合处理系统总体架构如图1所示。

图1DM642嵌入式图像融合处理系统架构2DM642嵌入式图像融合处理系统的内部配置■2.1系统存储空间DM642嵌入式图像融合处理系统程序或者数据存储空间地址以字节为基本单位进行统一编写，整个寻址空间的大小为4G,片上存储器、片上外设、外部的储存器都能够映射到4G的字节空间中。

基于TMS320DM642芯片的MPEG4SVP视频编码的实现摘要:本文在TI公司的TMS320DM642芯片上实现了MPEG4SVP 算法,并针对DSP硬件系统对算法进行了优化,实现了系统的实时性,可应用于实时视频监控以及远程视频图像传输等多方面。

关键词:视频编码MPEG4SVP DSP1 引言MPEG4标准为ISO于1994年开始制定,最初是为了满足视频会议等的需要,后来经过不断的发展成为一个可以适应于各种多媒体应用,提供各种编码比特率的标准。

与传统的基于像素的视频编码标准不同,MPEG4采用基于对象的视频编码方法,它不仅可以实现对视频图像的高效压缩,还可以提供基于内容的交互功能。

为了支持对多媒体内容的访问和操作,MPEG4标准引入了A/VO的概念,即音/视频对象。

在引入了A/VO对象概念的基础上,MPEG4能够对A/VO对象进行各种操作,增强了对象和用户之间的交互性。

MPEG4采用了基于对象的视频编码算法,把视频分割成各种不同的对象实体,分别进行处理,针对不同的对象进行比特流控制,并能实现多种基于对象的交互功能,有广泛的应用前景[1]。

其中MPEG4SVP是目前MPEG4各种档中应用最为广泛的一种。

我们在TMS320DM642芯片上实现了MPEG4SVP的实时压缩回放,可用于视频监控以及网络视频传输等多方面应用。

2 TMS320DM642芯片特性介绍TMS320DM642是TI公司最新推出的一款针对多媒体处理领域的DSP芯片,芯片内核采用先进的超长指令字(VLIW)结构,每个时钟周期最高可提供8条32位指令,具有高度的并行性和快速的运行能力。

芯片的时钟频率为600MHz,其最大处理能力可达到4800×106条指令/s。

由于具有6个并行的算术逻辑单元与两个并行的硬件乘法器,并利用先进的超长指令字结构,DM642芯片可以完成MPEG4中的DCT变换,运动估计与运动补偿等复杂运算。

为了提高处理器的存取速度,DM642芯片还提供了一些特别适用于视频处理的指令。

基于TMS320DM642和H.264的网络视频监控系统设计摘要h.264作为全新的视频压缩编码标准，虽然提高了编码的效率，却也同时提高了运算的复杂度。

因此，为了提高其适用性就要优化现有的h.264编制码。

对编码算法进行优化可以在保证图像质量的前提下降低运算的复杂度，而dsp具有处理能力强、软件编程简便等特点，所以在进行h.264编码器的设计中作为硬件平台的首选。

关键词 h.264；tms320dm642；视频监控中图分类号tp31 文献标识码a 文章编号 1674-6708（2011）47-0200-021 h.264与tms320dm642h.264与h.263相比，基于同样的质量，其数码率可以降低一半，即数码率相同其信器噪比则有大幅度的提高；但是其计算代码的复杂程度却是h.263的三倍左右，这也是广大用户的困扰所在。

以h.264标准所提供的参考代码为基础，很多用户对h.264涉及到的算法均进行了研究与改进，比如量化算法、运动估计算法以及帧间块模式抉择算法等等，尽管通过一定的改进降低了h.264某个小模块代码的运算复杂度，但是并未与自身硬件平台相结合而开发整个h.264代码。

因此视频应用的一个关键问题就是结合当前的硬件发展，使得h.264代码的复杂度有所降低，以更好的满足系统实时性的要求。

tms320dm642是ti公司所推出的一款高速dsp处理器芯片，它是专门针对多媒体应用而设计开发的，其最高工作主频可达720mhz，处理性能5760mips；它基于c64xdsp内核进一步集成了完备的多媒体接口，可以提供质量较高的视频编、解码的解决方案，因此适用于视频处理技术。

而tms320dm642为基础，构建一个视频编解码硬件平台，将h.264代码做dsp优化，使得代码的实现速度得到大幅度的提高。

2 系统硬件平台tms320dm642为系统的核心处理器，其硬件平台结构图如下图1所示：基于该硬件平台，系统不仅可以压缩视频经过网络进行传输，还可以利用网络输入对视频进行解压然后将输出显示出来。

基于SPI的双DSP通信协议研究【摘要】提出了改进型SPI（Serial Peripheral interface，串行外围设备接口）协议，在标准SPI协议的基础上，增加了SPI从机主动发起通信的功能，并能指示数据/指令传输，设计了可靠的“帧”格式，帧带有序号和CRC校验，具有完善的出错重传机制。

基于该SPI接口协议，设计了TMS320DM642和TMS320C6747之间的SPI通信接口，给出了接口电路设计和工作流程，并应用到课题组设计的水声通信机中。

【关键词】SPI协议;双DSP通信;TMS320DM642;TMS320C67471.引言在水声通信机的设计中，经常是由一个处理器进行唤醒检测、AGC（自动增益控制）、A/D（模拟-数字转换）、D/A（数字-模拟转换）等工作。

另外一个处理器负责信号调制、解调、纠错编码/解码等复杂计算。

在我们的水声通信机设计中，前端采用低功耗的TMS320C6747浮点DSP，进行数据预处理;后端采用高性能的TMS320DM642定点DSP，进行复杂计算。

这就需要双DSP分工协作，共同完成系统整机的功能。

不可避免的，将涉及到双DSP之间大量的指令和数据交互操作。

我们希望采用灵活的架构，简洁的接口连线，简单的控制协议，实现高可靠和高效率的指令与数据双向传输，通过大量的实验，我们最终选择了SPI协议，并对典型的SPI协议进行了改进。

典型的水声通信机的架构如图1所示。

图1 典型水声通信机的架构在我们的设计中，“处理器A”选用了低功耗的TMS320C6747浮点DSP，“处理器B”选用了高性能的TMS320DM642定点DSP。

在实际系统中，根据水声通信机的不同工作频段和运算能力要求，处理器A也可选择FPGA/CPLD或者低功耗单片机;处理器B也可选择不同运算能力的DSP、ARM或者FPGA。

2.SPI协议SPI（Serial Peripheral Interface，串行外围设备接口）是Motorola公司于2000年提出的一种串行接口协议。

基于DM642的双路视频合成硬件系统摘要:DM642是TI公司推出的一款专门用于视频处理的DSP芯片,它是基于C6000系列的芯片,增加了很多外围设备和接口,具有高速运算能力,在多媒体领域得到了广泛应用。

本文主要分析和介绍了以DM642为核心的双路视频合成硬件系统的工作原理和主要功能模块。

关键词:视频合成DM642 功能模块1 视频合成技术视频合成技术是图像处理方面的一个重要应用,它将一个图像的多个状态或者多幅不同图像进行合成,来实现虚拟面板、图像叠加、模拟场景、图像优化等效果。

多路视频合成显示技术是将通过多个途径(如摄像机、PC机、网络等),采集而来的视频信号进行处理,并按照实际所需进行显示。

本硬件系统是双路视频合成系统,视频信号来源于摄像头。

2 系统工作原理如图1所示,从CCD摄像头得到的两路视频信号经过视频解码器解码,DM642通过I2C总线控制解码器的工作模式和工作状态,使解码器把视频信号解码为DM642可以处理的数据格式,然后两路视频信号分别从vp0、vp1两个视频端口输入到DM642中。

由DM642对两路视频信号进行处理,处理程序可由计算机通过JTAG口下载到FLASH 中。

采集到的视频数据通过EMIF用EDMA送到扩展出来的SDRAM 中,对数据进行存储。

因为DM642的两级缓存的空间不能满足大数据量的存取,它的空间不够,所以要先把视频数据存到SDRAM中,再对数据进行处理。

然后经过处理的视频数据通过vp2视频端口输出到视频编码器,DM642通过I2C总线控制编码器将视频信号编码为显示设备支持的数据格式。

最后系统将视频信号输出。

[1]3 系统结构双路视频合成硬件系统主要包括四个模块:视频采集模块、视频输出模块、DSP视频处理模块和FLASH模块。

视频采集模块主要用于对视频信号的解码,把解码后的数据送到DSP进行数据处理。

视频输出模块把经过DSP处理的数据编码输出到显示设备。

DSP视频处理模块是整个硬件系统的核心,它的主要工作是把经过解码的两路视频数据进行合成处理并送到视频输出模块等待输出。

87TMS320C6745,TMS320C6747SPRS377F –SEPTEMBER 2008–REVISED JUNE 2014Submit Documentation FeedbackProduct Folder Links:TMS320C6745TMS320C6747Peripheral Information and Electrical SpecificationsCopyright ©2008–2014,Texas Instruments Incorporated 6.10External Memory Interface A (EMIFA)EMIFA is one of two external memory interfaces supported on the C6745/6747.It is primarily intended to support asynchronous memory types,such as NAND and NOR flash and Asynchronous SRAM.However on C6745/6747EMIFA also provides a secondary interface to SDRAM.6.10.1EMIFA Asynchronous Memory SupportEMIFA supports asynchronous:•SRAM memories•NAND Flash memories•NOR Flash memoriesThe EMIFA data bus width is up to 16-bits on the ZKB packageand 8bits on the PTP package.Both devices support up to fifteen address lines and an external wait/interrupt input.Up to four asynchronous chip selects are supported by EMIFA (EMA_CS[5:2]).All four chip selects are available on the ZKB package.Two of the four are available on the PTP package (EMA_CS[3:2]).Each chip select has the following individually programmable attributes:•Data Bus Width•Read cycle timings:setup,hold,strobe•Write cycle timings:setup,hold,strobe•Bus turn around time•Extended Wait Option With Programmable Timeout•Select Strobe Option•NAND flash controller supports 1-bit and 4-bit ECC calculation on blocks of 512bytes.6.10.2EMIFA Synchronous DRAM Memory SupportThe C6745/6747ZKB package supports 16-bit SDRAM in addition to the asynchronous memories listed in Section 6.10.1.It has a single SDRAM chip select (EMA_CS[0]).SDRAM configurations that are supported are:•One,Two,and Four Bank SDRAM devices•Devices with Eight,Nine,Ten,and Eleven Column Address•CAS Latency of two or three clock cycles•Sixteen Bit Data Bus Width• 3.3V LVCMOS InterfaceAdditionally,the SDRAM interface of EMIFA supports placing the SDRAM in Self Refresh and Powerdown Modes.Self Refresh mode allows the SDRAM to be put into a low power state while still retaining memory contents;since the SDRAM will continue to refresh itself even without clocks from the DSP.Powerdown mode achieves even lower power,except the DSP must periodically wake the SDRAM up and issue refreshes if data retention is required.Finally,note that the EMIFA does not support Mobile SDRAM devices.Table 6-17below shows the supported SDRAM configurations for EMIFA.SDRAM Interface98TMS320C6745,TMS320C6747SPRS377F –SEPTEMBER 2008–REVISED JUNE 2014Submit Documentation FeedbackProduct Folder Links:TMS320C6745TMS320C6747Peripheral Information and Electrical Specifications Copyright ©2008–2014,Texas Instruments Incorporated6.11External Memory Interface B (EMIFB)Figure 6-20illustrates a high-level view of the EMIFB and its connections within the device.Multiple requesters have access to EMIFB through a switched central resource (indicated as crossbar in the figure).The EMIFB implements a split transaction internal bus,allowing concurrence between reads and writes from the various requesters.Figure 6-20.EMIFB Functional Block DiagramEMIFB supports a 3.3V LVCMOS Interface.6.11.1EMIFB SDRAM Loading LimitationsEMIFB supports SDRAM up to 152MHz with up to two SDRAM or asynchronous memory loads.Additional loads will limit the SDRAM operation to lower speeds and the maximum speed should be confirmed by board simulation using IBIS models.。