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《数字电路与逻辑设计》模拟卷（考试时间 120分钟）姓名 学号 班级一．填空题（每空2分，共20分）1．(A2.C)16=( )102．(110001000001)2421码=( )103．已知[X]反=1.1010，那么[X]真值=（ ）。
4．)13,11,10,5,1()15,14,9,8,6,2,0(),,,(d D C B A F ∑∑+=，其最简与或式=F （ ）。
5．分析右图所示电路的逻辑关系， 写出相应的逻辑表达式F为（）。
6．设计一个158进制的计数器，最少需要（ ）个触发器。
7．当用D 触发器实现T ’触发器功能时，则D 端应接（ ）端。
8．模为2n 的扭环形计数器，其无用状态数为（ ）。
A B CD E FF9．如下图所示逻辑部件，其中各方框中采用模N 的计数器作N 次分频器，则Z 输出的频率是（ ）。
10．时序逻辑电路使用时钟脉冲CP 上升沿更新状态的边沿触发器，已知CP 及输入X 的波形如下图所示，则X 的取值（从左向右）是（ ）。
二．单项选择题（每小题1分，共10分）1．与二进制0101等值的余3码是（ ）。
（1）1010 （2）1000 （3）0001 （4）0011 2．二进制数011001的典型格雷码是（ ）。
（1）011011 （2）101101 （3）010111 （4）010101 3．表达式F=AB 可用来表示（ ）。
（1）A<B （2）A>B （3）A>B （4）A<B4．如将TTL “与非”门仅作为“非”门使用，则多余输入端应做（ ）处理。
（1）全部挂高 （2）其中一个接地 （3）全部接地 （4）部分接地 5．标准与或式是由（ ）构成的逻辑表达式。
（1）与项相或 （2）最小项相或 （3）最大项相与 （4）或项相与 6． 如图所示由两个”与非”门构成的基本触发器,欲使该触发器保持现态，则该触发器输入信号应为( )。
（1）S=R=0 （2）S=R=1 （3）S=1 R=0 （4）S=0 R=17．n 位二进制译码器与门阵列中，共有（ ）个二极管。
模拟试卷三一、是非题 ( 对打“√”，错打“×”。
每题 2 分，共10 分) （ ）1. 逻辑函数表达式的化简结果是唯一的。
（ ）2. 多位数加法器可利用半加器通过位数扩展得到。
（ ）3. 下图电路中，图（a ）和图（b ）的逻辑功能相同。
（ ）4. 将二个或二个以上的普通 TTL 与非门的输出端直接相连，可实现线与。
（ ）5. 集成与非门的扇出系数反映了该与非门带同类负载的能力。
二、填空题 ( 每空 1 分，共 20 分)1. 组合逻辑电路的输出状态 取决于同一时刻输入信号的状态，而与电路原来的状态 。
2. 函数 11111Y =⊕⊕⊕⊕ = 。
3. 使函数 (,,)Y A B C AB AC =+ 取值为1的最小项有 个。
4.，在 C = 0，D = 1 时，输出为 Y = 。
5. 构成一异步 2n 进制加法计数器需要 个触发器，一般将每个触发器接成型触发器。
如果触发器是上升沿触发翻转的，则将最低触发器 CP 端Y 1 Y 2与相连，高位触发器的CP 端与相连。
6. ( ____ ) 10 = ( 111110 ) 2 = ( ____ ) 16 = ( ____ ) 8 = ( ______ ) 8421BCD码。
7. 同步时序逻辑电路中所有触发器的时钟端应。
8. 三态门具有3种输出状态，它们分别是、、。
9. OC 门的输出端必须外接上拉。
10. TTL 门的输入端悬空时相当于输入逻辑；CMOS 门的多余输入端悬空。
三、单项选择题（每小题2分，共10分）（）1. 能使下图输出Y = 1 时的A，B 取值有(A) 1 种；(B) 2 种；(C) 3 种；(D) 4 种。
（）2. 为实现图示的触发器逻辑功能转换，虚线框中应为(A)与门；(B)非门；(C)或门；(D)异或门。
（）3. 已知某二变量输入逻辑门的输入A、B及输出Y的波形如下，试判断为何种逻辑门的功能。
（A）与非门；（B）或非门；（C）与门；（D）异或门。
数字逻辑考试题(一)一、填空（每空1分，共17分）1. （1011.11）B =（ ） D =（ ）H2. （16）D =（ ）8421BCD 码。
3. 三态门的输出有 输出高电平 、输出低电平 、 输出高阻态 三种状态。
4. 试举出CMOS 三个电路的优点 、 、 。
5. )(CD B B A Y +=则其对偶式Y ’为 。
6. ABC C B A C AB C B A Y ++=),,( 的最简式为Y= 。
7. 由n 位寄存器组成的扭环型移位寄存器可以构成 进制计数器。
8. 半导体存储器对存储单元的寻址一般有 和矩阵译码两种方式。
9. 一片8K ×8位的ROM 存储器有 个字，字长为 位。
10. 四位环型计数器初始状态是1000，经过5个时钟后状态为 。
11. 在RS 、JK 、T 和D 触发器中， 触发器的逻辑功能最多。
12. 设一个包围圈所包围的方格数目为S ，消去的变量数目为N ，那么S 与N 的关系式应是 。
13. 在卡诺图化简逻辑函数时，圈1求得 的最简与或式，圈0求得 的最简与或式。
二、选择（5分） 1. DE BC A Y +=的反函数为Y =（ ）。
A. E D C B A Y +++⋅= B. E D C B A Y +++⋅=C. )(E D C B A Y +++⋅=D. )(E D C B A Y +++⋅=2. 下列哪个元件是CMOS 器件（ ）。
A. 74S00B. 74LS00C. 74HC00D. 74H003. 十进制数25用8421BCD 码表示为（ ）。
A. 10101B. 0010 0101C. 100101D. 101014. 若用1表示高电平，0表示低电平，则是（ ）。
A. 正逻辑B. 负逻辑C. 正、负逻辑D. 任意逻辑5. 下逻辑图的逻辑表达式为（ ）。
A. AC BC AB Y =B. BC AC AB Y ++=C. BC AC AB Y ++=D. BC AC AB Y =6. 三态门的逻辑值正确是指它有（ ）。
数字逻辑复习题有答案1. 什么是数字逻辑中的“与”操作？答案：在数字逻辑中，“与”操作是一种基本的逻辑运算，它只有当所有输入信号都为高电平（1）时，输出信号才为高电平（1）。
如果任何一个输入信号为低电平（0），则输出信号为低电平（0）。
2. 描述数字逻辑中的“或”操作。
答案：在数字逻辑中，“或”操作是另一种基本的逻辑运算，它只要至少有一个输入信号为高电平（1），输出信号就为高电平（1）。
只有当所有输入信号都为低电平（0）时，输出信号才为低电平（0）。
3. 如何理解数字逻辑中的“非”操作？答案：“非”操作是数字逻辑中最基本的逻辑运算之一，它将输入信号的电平状态取反。
如果输入信号为高电平（1），输出信号则为低电平（0）；反之，如果输入信号为低电平（0），输出信号则为高电平（1）。
4. 解释数字逻辑中的“异或”操作。
答案：数字逻辑中的“异或”操作是一种逻辑运算，它只有在输入信号中有一个为高电平（1）而另一个为低电平（0）时，输出信号才为高电平（1）。
如果输入信号相同，即都是高电平或都是低电平，输出信号则为低电平（0）。
5. 什么是数字逻辑中的“同或”操作？答案：“同或”操作是数字逻辑中的一种逻辑运算，它只有在输入信号都为高电平（1）或都为低电平（0）时，输出信号才为高电平（1）。
如果输入信号不同，即一个为高电平一个为低电平，输出信号则为低电平（0）。
6. 什么是触发器，它在数字逻辑中的作用是什么？答案：触发器是一种具有记忆功能的数字逻辑电路，它可以存储一位二进制信息。
在数字逻辑中，触发器用于存储数据、实现计数、寄存器和移位寄存器等功能。
7. 简述D触发器的工作原理。
答案：D触发器是一种常见的触发器类型，它的输出状态由输入端D的电平决定。
当触发器的时钟信号上升沿到来时，D触发器会将输入端D的电平状态锁存到输出端Q，从而实现数据的存储和传递。
8. 什么是二进制计数器，它的功能是什么？答案：二进制计数器是一种数字逻辑电路，它能够按照二进制数的顺序进行计数。
XX 大 学 试 题课程名称 数字逻辑电路设计 开课学院使用班级 考试日期苏 大 学 试题 第3 页苏大 学 试题第4 页四、根据下图波形写出其逻辑关系表达式Z=F(A,B,C) （10分）A B C Z五、分析题：某同步时序逻辑电路如图所示。
（12分）(1) 写出该电路激励函数和输出函数； (2) 画出输出矩阵和激励矩阵； (3) 画出状态表和状态图；(4）设各触发器的初态均为0，试画出下图中Q1、Q2和Z 的输出波形。
数字逻辑模拟试卷2答案一、填空题（每空1分，计20分） 1、(45)6=(35)8=(11101)2=(00101001)84212、若X= 138/512，则[X]反=（0.01000101），[－X]补=（1.10111011）。
3、若[X]补=101100，则X=（-100100），[X/2]补=（110110）。
4、若X=10100110，[X]Gray 码=(11110101)。
5、用n 位补码（含一位符号位）表示定点整数，其表示的数值范围是(-2n-1～2n-1-1)6、VHDL 程序一般由（实体）和结构体两部分组成,其中结构体的基本描述方法有(数据流描述法)、行为描述法和结构描述法。
7、信息码1010对应的奇校验汉明码的长度是（7位）。
8、函数F= A+BC 的反函数是（)(C B A ）。
9、集成芯片的集成度是以（等效门电路的数量）来衡量的。
10、三态门的三种输出状态是高电平、低电平和（高阻状态）。
11、正负逻辑的约定中，正逻辑是指（高电平表示1；低电平表示0）。
12、触发器的触发方式有直接电平触发、电平触发和（脉冲触发）、（边沿触发）几种。
13、对组合逻辑电路而言，PLD 的理论依据是（任何组合逻辑函数都可以用与-或式表示）。
14、ISP 指的是（在系统可编程技术）二、选择题（每题有一个或多个正确答案，每题1分计10分）1、A2、D3、B ，C4、A ，D5、A ，B ，D6、A ，B ，C7、A ，B ，C8、B9、B ，D 10、C 三、按要求化简下列函数（14分）1．用代数法求函数 F = A B + A B C + B C 的最简“与-或”表达式。
数字逻辑试题1答案一、填空：（每空1分，共20分）1、（20.57）8=（10.BC）162、(63.25)10=(111111.01)23、（FF）16=(255)104、[X]原=1.1101，真值X=-0.1101，[X]补=1.0011。
5、[X]反=0.1111，[X]补=0.1111。
6、-9/16的补码为1.0111，反码为1.0110。
7、已知葛莱码1000，其二进制码为1111，已知十进制数为92，余三码为110001018、时序逻辑电路的输出不仅取决于当时的输入，还取决于电路的状态。
9、逻辑代数的基本运算有三种，它们是_与_、_或__、_非_。
10、FAB1，其最小项之和形式为_。
FA B AB11、RS触发器的状态方程为_Q n1SRQ n_，约束条件为SR0。
12、已知F1AB、F2ABAB，则两式之间的逻辑关系相等。
13、将触发器的CP时钟端不连接在一起的时序逻辑电路称之为_异_步时序逻辑电路。
二、简答题（20分）1、列出设计同步时序逻辑电路的步骤。
（5分）答：（1）、由实际问题列状态图（2）、状态化简、编码（3）、状态转换真值表、驱动表求驱动方程、输出方程（4）、画逻辑图（5）、检查自起动2、化简FABABCA(BAB)（5分）答：F03、分析以下电路，其中RCO为进位输出。
（5分）答：7进制计数器。
4、下图为PLD电路，在正确的位置添*，设计出FAB函数。
（5分）15分注：答案之一。
三、分析题（30分）1、分析以下电路，说明电路功能。
（10分）解：XY m(3,5,6,7)m(1,2,4,7)2分ABCiXY0000000101010010111010001101101101011111该组合逻辑电路是全加器。
以上8分2、分析以下电路，其中X为控制端，说明电路功能。
（10分）解：FXA B C XABCXABCXABCXABCXABC4分FX(ABC)X(A B C ABC)4分所以：X=0完成判奇功能。
一、单项选择题1、触发器有两个稳态，存储8位二进制信息要＿A、2B、8C、16D、322、下列门电路属于双极型的是＿A、OC门B、PMOSC、NMOSD、CMOS3对于钟控RS触发器，若要求其输出“0”状态不变，则输入的ＲＳ信号应为＿A、RS=XDB、RS=OXC、RS=X1D、RS=1X4、下列逻辑电路中为时序逻辑电路的是＿A、变量译码器B、加法器C、数码存储器D、数据选择器5、同步时序电路和异步时序电路比较，其差异在于后者＿A、没有触发器B、没有统一的时钟脉冲控制C、没有稳定状态D、输出只与内部状态有关6、要构成容量为4K*8的RAM，需要＿片容量为256*4的RAM。
A、2B、4C、8D、327、一个容量为1K×8的存储器有个存储单元。
A.8B.8KC.8000D.81908、寻址容量为16K×8的RAM需要根地址线。
A.4B.8C.14D.16E.16K9、若R A M的地址码有8位，行、列地址译码器的输入端都为4个，则它们的输出线（即字线加位线）共有条。
A.8B.16C.32D.256二、多项选择10、逻辑变量的取值1和0可以表示＿A开关的组合，断开B、电位的高低C、真与假D、电流的有，无11、在何种输入情况下，“或非”运算的结果是逻辑0＿＿A、全部输入是0B、全部输如是1C、任一输入为0，其他输入为1D、任一输入为112、三态门输出高阻状态时，＿＿是正确的说法。
A、用电压表测量指针不动B、相当于悬空C、电压不高不低C、测量电阻指针不动13、下列触发器中，克服了空翻现象的有＿A、边沿D触发器B、主从RS触发器C、同步RS触发器D、主从JK触发器三、判断题14、8421码1001比0001大。
15、数字电路中用“1”和“0”分别表示两种状态，二者无大小之分。
16、因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。
17、优先编码器的编码信号时相互排斥的，不允许多个编码信号同时有效。
数字逻辑试题1答案一、填空：（每空1分，共20分） 1、（20.57）8 =（ 10.BC ）16 2、(63.25) 10= ( 111111.01 )2 3、（FF ）16= ( 255 )104、[X]原=1.1101，真值X= -0.1101，[X]补 = 1.0011。
5、[X]反=0.1111，[X]补= 0.1111。
6、-9/16的补码为1.0111，反码为1.0110 。
7、已知葛莱码1000，其二进制码为1111， 已知十进制数为92，余三码为1100 01018、时序逻辑电路的输出不仅取决于当时的输入，还取决于电路的状态 。
9、逻辑代数的基本运算有三种，它们是_与_ 、_或__、_非_ 。
10、1⊕⊕=B A F ，其最小项之和形式为_ 。
AB B A F += 11、RS 触发器的状态方程为_n n Q R S Q +=+1_，约束条件为0=SR 。
12、已知B A F ⊕=1、B A B A F +=2，则两式之间的逻辑关系相等。
13、将触发器的CP 时钟端不连接在一起的时序逻辑电路称之为_异_步时序逻辑电路 。
二、简答题（20分）1、列出设计同步时序逻辑电路的步骤。
（5分） 答：（1）、由实际问题列状态图 （2）、状态化简、编码 （3）、状态转换真值表、驱动表求驱动方程、输出方程 （4）、画逻辑图 （5）、检查自起动2、化简)(B A B A ABC B A F +++=（5分） 答：0=F3、分析以下电路，其中RCO 为进位输出。
（5分） 答：7进制计数器。
4、下图为PLD 电路，在正确的位置添 * ， 设计出B A F ⊕=函数。
（5分）5分 注：答案之一。
三、分析题（30分）1、分析以下电路，说明电路功能。
（10分）解： ∑∑==)7,4,2,1()7,6,5,3(m Y m X 2分A B Ci X Y 0 0 0 0 0 0110 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1该组合逻辑电路是全加器。
数字逻辑试题及答案# 数字逻辑试题及答案一、选择题（每题2分，共20分）1. 在数字逻辑中，逻辑“与”操作的特点是：- A. 只要有一个输入为0，输出就为0- B. 所有输入为1时，输出才为1- C. 至少有一个输入为1，输出就为1- D. 所有选项都不正确答案：A2. 下列哪个不是组合逻辑电路的特点？- A. 输出只依赖于当前的输入- B. 输出可以延迟- C. 没有记忆功能- D. 具有固定的输出响应时间答案：B3. 触发器的主要用途是：- A. 存储一位二进制信息- B. 作为逻辑门使用- C. 进行算术运算- D. 以上都不是答案：A4. 以下哪个不是数字逻辑中的布尔代数基本运算？- A. 与（AND）- B. 或（OR）- C. 非（NOT）- D. 加（ADD）答案：D5. 一个4位二进制计数器在计数到15后，下一个状态是：- A. 0- B. 1- C. 16- D. 不确定答案：A...（此处省略其他选择题，以保持总字数约1000字）二、简答题（每题10分，共30分）1. 解释什么是“异或”（XOR）逻辑门，并给出其真值表。
答案：“异或”（XOR）逻辑门是一种二输入逻辑门，其输出仅当输入不相等时为1。
如果两个输入相同，输出为0。
其真值表如下：```A |B | Y--0 | 0 | 00 | 1 | 11 | 0 | 11 | 1 | 02. 什么是同步时序逻辑电路，与异步时序逻辑电路有何不同？答案：同步时序逻辑电路是指电路中的所有触发器都由同一个时钟信号控制，状态转换是同步进行的。
而异步时序逻辑电路中，触发器的状态转换不是由统一的时钟信号控制，可能存在不同的延迟，导致状态转换可能不同步。
3. 描述一个简单的数字逻辑电路设计，实现2位二进制加法器的功能。
答案：一个2位二进制加法器可以由两个全加器和一个进位逻辑构成。
每个全加器接收两个输入位和一个进位输入，产生一个和位和一个进位输出。
《数字逻辑》模拟试题1班级 姓名 成绩一、已知[x]反=1.0110求[x]原= [x]补= x= 各为多少？（6分）二、已知逻辑函数∑∑+=)12,6,1,0()15,13,8,7,5,4(),,,(d m D C B A F1. 将函数移植到卡诺图上2．求F 的最简“与-或”表达式3．求F 的最简“或-与”表达式。
（10分） 三、化简CD D AC ABC C A F +++= (10分)四、真值表证明下列等式（10分）))((B A B A B A B A ++=+五、用卡诺图判断下列函数F 和G 有何关系？（10分）1．A C BC B A G C B A C AB F ++=+=,2．C A C B B A G AC BC AB F ++=++=,3．∑∑==)7,4,2,0(),7,4,2,0(m G m F六、用卡诺图求函数．（１０分）∑=)15,13,11,10,7,4,3,2(),,,(m D C B A F的最简＂与－或＂表达式。
七、设21x x X =和21y y Y =是两个二进制正整数，试用＂与－非＂门设计一个判断Ｘ＞Ｙ的逻辑电路。
（１０分）八、用Ｔ触发器作为存储元件，设计一个两位二进制减１计数器．电路工作状态受输入信号Ｘ的控制．当Ｘ＝０时，电路状态不变；当Ｘ＝１时，在时钟脉冲作用下进行减１计数．计数器有一个输出Ｚ，当产生借位时Ｚ为１，其他情况下Ｚ为０。
（１０分）九、简述组合逻辑电路、同步时序逻辑电路、异步时序逻辑电路的特点，并画出其结构框图。
为使异步时序逻辑电路能按预定的要求工作，应对其输入作些什么规定？为什么？（10分）十、用3-8译码器和与非门实现全加器的功能。
（10分）一、解： 101001][=x 原 ][x 补=1.0111 x= -0.1001 三、解：（1）（2）BD D C F +=（3）D C D B F += ))((D C D B F ++=。
数字逻辑模拟试题一．单项选择题1．表示任意两位无符号十进制数至少需要（）二进制数。
A．6 B．7 C．8 D．92．余3码10001000对应的2421码为（）。
A．01010101 B.10000101 C.10111011 D. 111010113．下列四个数中与十进制数（72）10相等的是( ) A．（01101000）2 B.（01001000）2C.（01110010）2D.（01001010）24．某集成电路芯片，查手册知其最大输出低电平U OLmax=0.5V，最大输入低电平U ILmax=0.8V，最小输出高电平U OHmin=2.7V，最小输入高电平U IHmin=2.0V，则其高电平噪声容限U NH=( )A．0.3V B.0.6V C.0.7V D.1.2V5．标准或-与式是由（ ）构成的逻辑表达式。
A ．与项相或 B. 最小项相或 C. 最大项相与D.或项相与6.根据反演规则，的反函数为（ ）。
A. B. C. D. 7、对于TTL 或非门多余输入端的处理，不可以（ ）。
A 、接电源B 、通过0.5k Ω电阻接地C 、接地D 、与有用输入端并联8．下列四种类型的逻辑门中，可以用（ ）实现三种基本逻辑运算。
A. 与门B. 或门C. 非门D. 与非门9． 将D 触发器改造成T 触发器，图1所示电路中的虚线框内应是（ ）。
()()E DE C C A F ++⋅+=E )]E D (C C [A F ⋅++=E)E D (C C A F ⋅++=E)E D C C A (F ⋅++=E )(D A F ⋅++=E C CA. 或非门B. 与非门C. 异或门D. 同或门10．以下电路中可以实现线与功能的有（）。
A.与非门B.三态输出门C.传输门D.漏极开路门11．要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为（）。
A．JK=00 B. JK=01 C. JK=10 D. JK=11 12．设计一个四位二进制码的奇偶校验器，需要（）个异或门。
A．2 B. 3 C. 4 D. 513．相邻两组编码只有一位不同的编码是( ) A．2421BCD码 B.8421BCD码 C.余3码 D.循环码14．下列电路中，不属于时序逻辑电路的是( ) A．计数器 B.全加器 C.寄存器 D.RAM15．一个4位移位寄存器，现态为0111，经右移1位后其次态为( )A．0011或1011 B.1101或1110C.1011或1110D.0011或111116．为了将正弦信号转换成与之频率相同的脉冲信号，可采用( )A．多谐振荡器 B.移位寄存器C.单稳态触发器D.施密特触发器17．一个6位地址码、8位输出的ROM，其存储矩阵的容量为( )bit.A．64×8 B.48 C.256 D.818．某8位DAC，当输入全为1时，输出电压为5.10V，当输入D=（10000000）2时，输出电压为( )A．5.10V B.2.56V C.1.28V D.都不是19．PROM是一种__________可编程逻辑器件。
( )A．与阵列可编程、或阵列固定的B.与阵列固定、或阵列可编程的C.与、或阵列固定的D.与、或阵列都可编程的20、ROM 不能用于_________。
A. 函数运算表B. 存入程序C. 存入采集的动态数据D. 字符发生器二．多项选择题1．逻辑函数F=A⊕B 和G=A⊙B 满足关系（ ）。
A. G F = B. G F =' C. G F =' D. 1G F ⊕=2．函数 则F 和G 相“与”的结果是（ ）。
A ．32m m + B ． 1 C ． B A D ． AB 3．设两输入或非门的输入为x 和y ，输出为z ，当z 为低电平时，有（ ）。
A ．x 和y 同为高电平 ；B ． x 为高电平，y 为低电平 ；C ．x 为低电平，y 为高电平 ；D ． x 和y 同为低电平.4．组合逻辑电路的输出与输入的关系可用（ ）描述。
A ．真值表 B. 流程表 C ．逻辑表达式 D. 状态图5. TTL 电路在正逻辑系统中，以下输入中（ ）相当于接1。
∑∑==5,7),m(0,2,3,4,C)B ,G(A,,m(1,2,3,6)C)B ,F(A,A．悬空 B. 通过3kΩ电阻接电源C．通过3kΩ电阻接地 D. 通过510Ω电阻接地三．填空题1．数字逻辑电路可分为组合和__________两大类。
2．用与、或、非等运算表示函数中各个变量之间逻辑关系的代数式叫__________。
3．四变量逻辑函数的标准与或式为F(a,b,c,d)=∑m(0,2,3,4,6,8,9,11,13) ，其标准或与式为__________，它的反函数的标准与或式为________________。
4．三态逻辑门输出有三种状态：0态、1态和__________。
5．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现的虚假过渡干扰脉冲的现象称为__________。
6．根据需要选择一路信号送到公共数据线上的电路叫__________。
7、16个触发器构成计数器，该计数器可能的最大计数模值是__________。
8．触发器按功能分可分为RS、D、JK、T和__________。
9．某计数器的输出波形如图1所示，该计数器是__________进制计数器。
10．Moore型时序逻辑电路的输出仅仅取决于__________，而不受电路当时的输入信号影响或没有输入变量。
11．对于一个频率有限的模拟信号，设其最高频率分量的频率为f max，在取样后为了无失真地恢复原始输入信号频谱，取样时必须满足取样频率：f s≥__________。
12．为了构成8K×16bit的RAM，需要_____片1K×8bit的RAM ，地址线的高_____位作为地址译码的输入，地址译码使用的是___线－___线译码器。
13．在A/D 转换中，最小量化单位为Δ，如果使用四舍五入法，最大量化误差为___，如果使用只舍不入法，最大量化误差为___。
14、10位A/D 转换器中，已知输出为258H 时，对应的输入电压为1.2V ，则当输入的电压为1.8V 时，输出的数字量是__________H 。
15．74LS138是3线-8线译码器，译码输出为低电平有效，若输入A 2A 1A 0=100时，输出01234567Y Y Y Y Y Y Y Y =__________。
16．8线—3线优先编码器74LS148的优先权顺序是I 7，I 6，⋯⋯I 1，I 0 ，输入低电平有效，输出Y 2 Y 1 Y 0为二进制反码输出。
当I 7I 6I 5I 4I 3I 2I 1I 0 为11010101时，输出 Y 2 Y 1 Y 0＝______。
四、分析题1．用图形法将下列逻辑函数化成最简“与或”式。
F(A,B,C,D)=∑m(0，2，4，5，6，7，12)+∑d(8，10)2．分析图中所示电路的逻辑功能。
列出真值表，写出电路输出函数S的逻辑表达式。
3、分析图中所示的组合逻辑电路，要求：（1）写出输出Y1、Y2的表达式。
（2）列出真值表（3）说明电路逻辑功能4．根据图中所示4选1数据选择器实现的组合电路，写出输出E表达式并化成最简“与或”表达式。
5、时序电路如图所示，写出各触发器的驱动方程、该电路的状态方程，并画出状态转换图，说明电路功能（设各触发器的初态均为0）。
6、电路如图所示，已知CP 端输入脉冲的频率为10kHz ，试分析当输入控制信号A ，B ，C ，D ，E ，F ，G ，H ，I 分别为低电平时，Y 端输出的脉冲频率各为多少？并说明电路的逻辑功能。
11 I 1 I2 I3 I4 I5 I 6I 7 I 8I 9 Y 0 Y 1 Y 2 Y 3 CR LD D 0 D 1 D 2 D 3 Q 0 Q 1 Q 2 Q 3 CP TE PE 1 CP A B C D I E F G H C Y 74LS147 74LS161五、设计题1．在举重比赛中，有甲、乙、丙三位裁判，其中甲为主裁判，当两位或两位以上裁判（其中必须包括主裁判在内）认为运动员上举合格，才可发出合格信号，用最少的与非门设计满足上述要求的组合逻辑电路。
2、试用PLA设计一个满足以下要求的译码电路。
该电路输入信号DCBA为4位二进制码。
输出信号Y1、Y2、Y3在下列几种情况下有确定的状态：①当DCBA所对应的十进制数为1~3时，Y1=1，Y2=Y3=0；②当DCBA所对应的十进制数为6~8时，Y2=1，Y1=Y3=0；③当DCBA所对应的十进制数为11~13时,Y3=1，Y1=Y2=0。
3．用同步四位二进制计数器74161构成初始状态为0100的七进制计数器。
画出状态转换图和连线图。
4．用同步四位二进制计数器74160构成48进制的计数器。
画出状态转换图和连线图。
5、用八选一数据选择器74HC151设计一个函数发生器电路，S1、S2为控制端，A、B为逻辑变量输入端，Y 为函数发生器输出端，要实现的功能如图所示。
6、图（a）是一个序列信号产生电路的框图，其输出L 与时钟脉冲CP的波形如图（b）所示。
试用边沿D触发器和中规模组合逻辑器件设计该时序电路。
六、作图题1、图中(d)所示A、B、C信号为图(a)、(b)、(c)各电路的输入波形。
分析电路，试对应画出L1、L2和L3的输出波形。
(d)2、触发器电路及输入信号的波形如图所示，试分别画出D触发器的Q和Q1的波形。
3．由集成定时器555的电路如图7所示，请回答下列问题。
（1）构成电路的名称；（2）已知输入信号波形u I，画出电路中u O的波形（标明u O波形的脉冲宽度）；。
