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2017年11月基于FPGA的串口通信设计与实现王闽，张静（南京熊猫汉达科技有限公司，210014）【摘要】此次研究重点分析FPGA的串口通信设计和实现的过程，在分析相关问题的过程中，充分的了解FPGA实现RS232串行数据通信的具体方案，明确这种方案的实行对UART模块化设计的影响，从根本上避免UART芯片的复杂性，同时克服移植性较差产生的弊端。
【关键词】FPGA；UART；通信设计；实现方案【中图分类号】TN791【文献标识码】A【文章编号】1006-4222（2017）22-0052-01因为串行接口的应用相对宽泛,所以为了更好的体现出相应的通信功能,多是采用专用的串行接口芯片,这样的目的就是为实现相关的功能提供保障,但是此类接口芯片还是存有较多的问题,如体积较大、接口复杂、成本较高等,导致某些硬件在具体设计的过程中更加复杂,因此结构及功能已经保持固定,难以依照实际的需要展开设计,更无法实现对其逻辑控制的灵活修改。
1串口通信协议的基本概述设备处理器主要是对串行通信的数据进行接收并发送,整个过程离不开主要的器件,这种器件必须要完成对串行数据的转换,同时还应该对并行的数据展开处理,UART通用异步收发器的使用是关键。
UART可以及时的将计算机内部的并行数据转换为需要输出的串行数据流,同时也可以将计算机外部收集的相关串行数据信息转换为具体的字节,保证计算机内部更好的运用相关信息,也可满足并行数据器件的使用需求[1]。
2UART模块设计2.1内核模块UART内核模块属于串口通信设计的核心内容,面对数据接收的过程,应该重视内核模块发挥出的实用价值,其主要是负责着波特率发生器的控制过程,同时也关系到移位寄存器同步的接收功能,对于相关串行数据的保存有着非常重要的作用[2]。
在对相关的数据信息进行发送的时候,内核模块还是应该明确相对完整的发送序列,确保控制移位寄存器能够更好的完成加载任务,控制好波特率发生器的驱动过程,让其更好的完成串行数据的输出任务。
基于FPGA的SOC系统中的串口设计1概述在基于FPGA的SOC设计中,常使用串口作为通信接口,但直接用FPGA进行串口通信数据的处理是比较繁杂的,特别是直接使用FPGA 进行串口通信的协议的解释和数据打包等处理,将会消耗大量的FPG A硬件资源。
为简化设计,降低硬件资源开销,可以在FPGA中利用IP核实现的嵌入式微处理器来对串口数据进行处理。
本文中的设计采用了XILINX的FPGA,可选用的嵌入式微处理器IP核种类繁多,但基于对硬件资源开销最少的考虑,最终选用了Picobl aze。
嵌入式微处理器PicoBlaze适用于Spartan-II/E、CoolRunner-II和Virtex系列FPGA,运行速度可达到40MIPS以上,提供49个不同的指令,16个寄存器,256个地址端口,1个可屏蔽的中断。
其性能超过了传统的8bit微处理器。
嵌入式微处理器Picoblaze的功能、原理见参考文献[1]。
Picoblaze使用灵活,但其缺点是可寻址的存储空间非常有限,因此为满足实际需要本文同时也提出了使用片外SDRAM器件对其存储能力进行扩展的设计方法。
2串口收发接口设计2.1串口收发接口硬件设计嵌入式微处理器PicoBlaze本身并不具备串行接口,因此必须在F PGA中设计串口接收和发送模块并通过总线结构与Picoblaze连接。
串口接收和发送模块的设计可采用成熟的IP核。
实际设计中采用了XLINX的串口收发IP核,其特点是串口波特率,符号规则都可以灵活地定制,同时具有16字节的接收FIFO和16字节的发送FIFO。
串口收发IP核的功能、原理见参考文献[2]。
使用Picoblaze和串口收发IP核构成的串口收发系统结构见图1。
在设计中,发送模块、接收模块和标志寄存器分别有不同的地址, Picoblaze通过地址端口对串口收发模块进行访问。
设计中的标志寄存器,可用于指示发送模块和接收模块中FIFO的状态,Picoblaze通过查询标志寄存器来完成对串口数据的收发控制。
基于 FPGA串行收发器的通信接口设计与实现摘要：随着信号处理带宽和吞吐量的需求与日俱增，多片FPGA协同工作成为一种发展趋势。
FPGA片间通信必然成为一个研究热点，特别是不同厂商FPGA间的通信。
基于FPGA串行收发器，利用8B/10B编码，实现了链路同步、数据收发以及流量控制。
通过板间验证表明：该设计与实现的通信接口稳定可靠，单对收发器通信速率可达10Gbps，并且可进行多路扩展应用，可应用于40G、100G等高速通信。
关键词：FPGA；8B/10B编码；高速收发器DESIGN AND INPLEMENTATION OF COMMUNICATION INTERFACE BASE ON FPGA SERIAL TRANSCEIVERYe Yun-feng, Ren Ji-kui, Huang rui, Yuan jun（No.30 Institute of CETC, Chengdu Sichuan 610041, China）Abstract：With the demand of signal processing bandwidth and throughput increases, multi-chip FPGA cooperative work becomes a trend. FPGA inter-chip communication must become a research hotspot,especially the communication between different FPGA of manufacturers. On the basis of FPGA serial transceiver, the link synchronization,data sending and receiving and traffic control are realized by using8B/10B coding. The inter-board verification shows that the communication interface is stable and reliable, the communication rate of single pair transceiver can reach 10Gbps, and can be applied tohigh speed communication such as 40Gbps or 100Gbps.Key words：FPGA; 8B/10B code; High-speed transceiver0 引言随着云计算与大数据技术的发展，用户对信息传输的需求不断增长，基带信号处理的带宽和吞吐量需求与日俱增[1]。
基于FPGA的串口通讯设计随着科技的不断发展，现场可编程门阵列（FPGA）因其高度的灵活性和强大的数据处理能力，日益成为通讯系统设计的重要选择。
串口通讯作为一种常见的通讯方式，广泛应用于各种设备之间的数据传输。
本文将探讨如何将FPGA应用于串口通讯设计，以期提高通讯效率和稳定性。
在本文中，我们将首先确定合适的主控芯片，然后设计基于FPGA的串口通讯电路，并对FPGA资源进行合理配置。
接下来，我们将介绍如何实现串口通讯算法，以提高通讯效率和稳定性。
在基于FPGA的串口通讯设计中，我们需要考虑以下电路元件的选择和设计：电阻分压器：用于降低输入信号的电压，以适应FPGA的输入范围。
晶体振荡器：为FPGA提供时钟信号，确保设备的同步运行。
电源转换器：将外部电源转换为FPGA所需的电压和电流范围。
我们还需要根据实际需求，设计串口通讯电路的功能模块，如数据发送、数据接收等。
在基于FPGA的串口通讯设计中，我们需要根据实际需求，合理分配FPGA内部资源。
具体来说，我们需要：锁相环（PLL）：用于倍频和分频时钟信号，实现高速数据传输。
信号输出：驱动外部设备，如LED、LCD等。
在实现串口通讯算法时，我们首先需要定义通讯协议，包括数据格式、波特率、校验位等。
然后，我们可以使用流程图等方式，明确算法实现步骤。
例如：实验验证为了验证基于FPGA的串口通讯设计的可行性和可靠性，我们搭建了实验环境，并进行了以下测试：功能测试：检测电路各功能模块是否正常工作，如数据发送、数据接收等。
性能测试：测试通讯速率、稳定性、抗干扰能力等指标。
协议兼容性测试：检测算法是否兼容不同串口通讯协议。
长时间运行测试：检测系统在长时间运行下的稳定性和可靠性。
通过以上实验测试，我们发现基于FPGA的串口通讯设计在通讯速率、稳定性、抗干扰能力等方面均具有显著优势，能满足多种应用场景的需求。
同时，该设计具有较好的协议兼容性和可扩展性，能根据不同需求进行定制化扩展。
基于FPGA的数据高速串行通信实现1 引言在许多实际运用的场合中，数字信号传输具有数据量大，传输速度高，采用串行传输等特点。
这就要求数据收发双方采用合理的编解码方式及高速器件。
数字信号传输一般分并行传输、串行传输两种。
并行传输具有数据源和数据目的地物理连接方便，误码率低，传输速率高。
但是并行传输方式要求各条线路同步，因此需要传输定时和控制信号，而其各路信号在经过转发与放大处理后，将引起不同的延迟与畸变，难以实现并行同步。
若采用更复杂的技术、设备与线路，其成本会显著上升。
而高速远程数据传输一般采用串行同步传输。
传统建立准确的时钟信号的方法是采用锁相环技术。
但锁相环有若干个明显缺陷，一是其同步建立时间及调整精度即使采用变阶的方法也很难兼顾；二是锁相环需要一个高精度高频率的本地时钟。
本文所讨论的两种串行同步传输方法，无需高频率时钟信号，就可完全数字化。
采用Altera公司的ACEXlK系列器件完成电路设计，且外围电路简单，成本低，效果好。
2主要器件介绍编码和解码采用ACEXlK系列器件EPlK100QC208-2。
ACEXlK器件是Altera 公司针对通信、音频处理及类似场合应用而设计的。
该系列器件具有如下特性：高性能。
采用查找表(LUT)和嵌入式阵列块(EAB)相结合的结构，适用于实现复杂逻辑功能和存储器功能，例如通信中应用的DSP、多通道数据处理、数据传递和微控制等；高密度。
典型门数为1万到10万门，有多达49 152位的RAM(每个EAB有4 096位RAM)。
系统性能。
器件内核采用2.5 V电压，功耗低，其多电压引脚驱动2.5 V、3.3 V、5.0 V的器件，也可被这些电压所驱动，双向I／O引脚执行速度可达250 MHz；灵活的内部互联。
具有快速连续式延时可预测的快速通道互连。
3实现方法本文所述方法应用于数字音频数据实时传输。
原始数字音频每一帧视频数据为并行8位，速率达2 Mb／s，串行传输速度为16 Mb／s。
基于FPGA的高速数据采集系统接口设计■西安交通大学 黄伟罗新民 摘 要以基于新一代FP GA———Xilinx II2PRO的高速数据采集系统为例,详细介绍LVDS和LVPECL接口匹配设计和高速串行Rocket IO技术的实现,并对高速数传系统的输入输出接口的不同实现方式进行分析,给出系统解决方案。
关键词FP GA 高速数据采集 Rocket IO Virtex II2PRO引 言当前,越来越多的通信系统工作在很宽的频带上,对于保密和抗干扰有很高要求的某些无线通信更是如此。
随着信号处理器件的处理速度越来越快,数据采样的速率也变得越来越高。
在某些电子信息领域,要求处理的频带要尽可能的宽、动态范围要尽可能的大,以便得到更宽的频率搜索范围,获取更多的信息量。
因此,通信系统对信号处理前端的A/D采样电路提出了更高的要求,即希望A/D转换速度快而采样精度高,以便满足系统处理的要求。
可编程门阵列FP GA的出现已经显著改变了数字系统的设计方式。
应用可编程门阵列FP GA,可使数字系统设计具有高度的灵活性,因此FP GA的应用越来越广泛。
而新一代FP GA———Virtex II2PRO的出现使FP GA的功能更加强大,但随之而来的是要求提高数据的传输速率。
过去人们总是关心如何提高处理器运行速度,而现在关心的是怎样才能更快地将数据从一个芯片传输到另一个芯片。
可见,高速数据采集系统的输入输出接口设计就显得尤为重要。
1 高速采集系统介绍数据采集系统原理框图如图1所示。
输入的中频信号经A/D采样电路采样后,转换成LVDS信号送入FPG A 中,或通过FP GA的端口Rocket IO从高速接口输出,或通过FP GA的端口LVDS循环存储于高速缓存中,再由低速接口输出。
其中,FP GA主要完成对外接口管理、高速缓存的控制和管理。
时钟控制电路对A/D数据转换器和可编程门阵列FP GA起同步和均衡作用。
2 输入输出接口研究Virtex II2PRO系列是在Virtex II系列FP GA的基础上,嵌入了高速I/O接口和IBM Power PC处理器。
