VHDL语言描述语句分析
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VHDL语言_进程描述语法
进程描述语法
本章小结 一 进程和进程之间是并发关系，一个进程内的语句是
顺序逐条执行的 二 只有当敏感信号的值发生变化时，进程才开始运行 三 进程中定义的变量只能在进程中使用，和结构体中
定义的信号不同，信号赋值采用<=,变量赋值采用:=
进程里不可以存在条件信号赋值语句和选择信号
赋值语句等并行赋值语句。 例4.4
例4.3
library ieee;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_1164.all;
entity mux21 is
entity mux21 is
进程描述语法
进程描述格式的解释： 1）进程由关键字process开始，在结构体内声明的信号、 常数、函数等都可以在进程中使用。在进程内部可以定义进 程内部使用的变量。 2）进程关键字后的信号列表称为敏感信号表，敏感信号决 定进程是否运行。当敏感信号的值发生变化，进程开始运行 ，从进程中的第一条语句逐行执行到最后一行。 3）没有敏感信号列表，则必须有wait until语句，使用的 格式为：
编译报错 ERROR：sequential signal assignment ERROR: found illegal use of a selected signal
cannot contain conditional waveforms
assignment statement in process statement part
进程描述语法
3.2 变量赋值语句 格式为 变量名：=表达式；
采用进程描述素数检测逻辑电路的例子如下：
architecture li8_arch of li8 is --结构体
第17讲VHDL主要描述语句case语句
END PROCESS;
END rtl;
练习：
用多选择结构实现如下问题： 1.求三个数中的最大数。 输入：整数a,b,c 输出：最大数max
2. Y= 1（X>0)
0 (X=0) -1 (X<0)
CASE语句
CASE语句根据满足的条件直接选择多项顺序语句中的一项执行。
CASE语句的结构为： CASE 表达式 IS WHEN 条件选择值 => 顺序语句， ┇
WHEN 条件选择值 => 顺序语句，
END CASE； 功能：先计算表达式的值，然后根据条件句中的选择值 执行相对应的顺序语句。 注意：条件句中的“=>”不是操作符，它相当于THEN作用。
其中WHEN条件选择值可以有四种表达方式；
① 单个普通数值，如：5； ② 数值选择范围，如：（1 TO 3)； ③ 并列值，如：4 | 6，表示取值为4或6； ④ WHEN OTHERS => 顺序语句
例[A] PROCESS
BEGIN
y <= a AND b； WAIT ON a，b； END PROCESS； 例[B]PROCESS（a，b）
BEGIN
y <= a AND b； END PROCESS； 在例[A]中执行所有语句后，进程将在WAIT语句处被挂起，
直到a或b中任何一个信号发生变化，进程才重新开始。例 [A]与例[B]是等价的。
用二选一结构实现求两数中的较大数。 输入：整数a,b; 输出：较大数C
3.多选择控制语句
这种语句的书写格式为：
IF 条件 THEN 顺序语句 ELSIF 顺序语句
ELSIF
顺序语句 ┇ ELSE 顺序语句
END IF；
第19讲 VHDL顺序描述语句(4)
上例是一个对两个输入整数取最大值的功能描述，在结构体的进程中定义 了一个取最大值的函数。在函数体中正是通过RETURN语句将比较得到的 最大值返回的，并结束该函数体的执行。
NULL语句
NULL语句是空操作语句，不完成任何操作，执行NULL语句
只是让程序运行流程走到下一个语句。
NULL语句的书写格式为：NULL； 常用于CASE语句中，利用NULL来表示所余的不用的条件下 的操作行为，以满足CASE语句对条件值全部列举的要求。 CASE Opcode IS WHEN "001" => tmp := rega AND regb ; WHEN "101" => tmp := rega OR regb ; WHEN "110" => tmp := NOT rega ; WHEN OTHERS => NULL ; END CASE ;
BEGIN ASSERT(NOT(s ='1'AND r ='1'))
REPORT "Both s and r equal to '1'"
SEVERITY ERROR; IF(s ='0' AND r ='0') THEN last_state := last_state; ELSIF(s ='0'AND r ='1') THEN last_state := '0'; ELSE
q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );
END max;
ARCHITECTURE rtl OF max IS procedure maximum(a,b:IN STD_LOGIC_VECTOR; c:out std_logic_vector) IS BEGIN IF(a > b)THEN c := a;
VHDL语言的主要描述语句
VHDL语言的主要描述语句按照语句的执行顺序对VHDL语言进行分类，包含两类语句：并行描述语句该语句的执行与书写顺序无关，总是同时被执行顺序描述语句从仿真的角度，该语句是顺序执行的进程语句（PROCESS）是最典型的并行语句，一个构造体内可以有几个进程语句同时存在，而且并发执行。
但是进程内部的所有语句都是顺序语句。
一、顺序描述语句顺序描述语句只能用在进程和子程序中,它和其他高级语言一样,其语句是按照语句的出现的顺序加以执行的。
如下分别介绍有关的顺序描述语句.1.WAIT语句进程在执行过程中总是处于两种状态:执行或挂起,进程的状态变化受等待语句的控制,当进程执行到等待语句,就被挂起,并等待再次执行进程.等待语句的格式:＊WAIT 无限等待＊WAIT ON 敏感信号变化＊WAIT UNTIL 条件满足＊WAIT FOR 时间到（1）WAIT ON格式：WAIT ON 信号[,信号]例5-1PROCESS(a,b)BEGINy<=a AND b;END PROCESS;该例中的进程与下例中进程相同:例5-1PROCESSBEGINy<=a AND b;WAIT ON a,b;END PROCESS;例5-2PROCESS(a,b)BEGINy<=a AND b;WAIT ON a,b;END PROCESS;（2）WAIT UNTIL 直到条件满足格式: WAIT UNTIL 布尔表达式当进程执行到该语句时,被挂起;若布尔表达式为真时,进程将被启动.例: WAIT UNTIL ((x*10)<100)（3）WAIT FOR等到时间到格式: WAIT FOR 时间表达式当进程执行到该语句时,被挂起;等待一定的时间后,进程将被启动.例: WAIT FOR 20 ns；WAIT FOR （a*（b+c）；（4）多条件WAIT 语句例: WAIT ON nmi,interrupt UNTIL ((nmi=TRUE) OR (interrupt=TRUE)) FOR 5 us 该等待有三个条件:第一,信号nmi和interrupt 任何一个有一次刷新动作第二, 信号nmi和interrupt 任何一个为真第三, 已等待5 us只要一个以上的条件被满足,进程就被启动.*注意：多条件等待时，表达式的值至少应包含一个信号量的值。
第五章(VHDL主要描述语句)
(4) CASE语句执行中必须选中，且只能选中所列条件语
句中一条。这表明CASE语句中至少要包含一个条件语句。
CASE语句常用来描写总线行为、编码器和译码器的结构。CASE语句 与IF语句功能相似但CASE语句的可读性好，非常简洁。
CASE语句的误用：
SIGNAL value ： INTEGER RANGE 0 TO 15 ； SIGNAL out_1 ： BIT ； CASE value IS -- 缺少 WHEN条件语句 END CASE ； -- 分支条件不包含2到15 CASE value IS WHEN 0 => out_1 <= „1‟； WHEN 1 => out_1 <=„0‟； END CASE ； -- 在5到10上发生重叠 CASE value IS WHEN 0 TO 10 => out_1 <= „1‟； WHEN 5 TO 15 => out_1 <= „0‟； END CASE ；
IF语句不仅可用于选择器设计，还可用于比较 器，译码器等进行条件控制的逻辑设计。IF语句 中至少应有一个条件句，条件句必须由布尔表达 式构成，条件表达式中能使用关系运算操作及逻 辑运算操作的组合表达式。 IF语句颠倒条件判别次序，会引起在综合时逻辑 功能的变化，即IF语句判别条件不可颠倒。 IF语句中，先处理最起始的条件；如果不满足， 再处理下一个条件。一般把条件约束最多的作为 起始条件。
例
用IF语句描述一个二位等值比较器
ARCHITECTURE a OF compare IS LIBRARY IEEE; BEGIN PROCESS(a,b) USE IEEE.STD_LOGIC_1164.ALL; BEGIN ENTITY compare IS IF(a>b) THEN eater<='1';equal<='0';less<='0'; generic(n:natural:=2); ELSIF (a=b) THEN PORT( greater<='0';equal<='1';less<='0'; ELSE a,b:IN STD_LOGIC_VECTOR(n-1 DOWNTO 0); greater<='0';equal<='0';less<='1'; greater,equal,less:OUT STD_LOGIC); END IF; END PROCESS; END; END;
硬件描述语言第七讲 VHDL语言的主要描述语句
（2）离散范围：主要有两种格式，即“… TO …” 和“… DOWNTO …”，循环变量从循 环次数范围的初值开始，每执行完一次顺序语 句后递增（或递减）1，直到达到循环次数范 围的终值为止。
举例：
P1：PROCESS（a） VARIABLE tmp： STD_LOGIC；
BEGIN tmp := '0' ；
WHEN 1 => q <= d1； WHEN 2 => q <= d2； WHEN 3 => q <= d3； END CASE；
CASE语句使用说明
（1）选择值不可重复或重叠。 （2）当CASE语句的选择值无法覆盖所有
情况时，要用OTHERS指定未能列出的其 他所有情况的输出值。 （3）在进程中用CASE语句描述组合逻辑 电路时，务必覆盖所有的情况；否则综合 后将引入锁存器，违背设计初衷。
CASE语句与IF语句的比较：
IF语句是有序的,先处理最起始、最优先的条件， 后处理次优先的条件。
case语句是无序的,所有表达式值都并行处理。 case语句中的条件表达式的值必须举穷尽，又
不能重复。不能穷尽的条件表达式的值用 OTHERS表示。
带有WHEN OTHERS项的 CASE语句举例：
上述语句中满足以下条件中的一个或多个时，进程 将再次启动，继续执行WAIT 语句的后继语句。 （1）信号量nmi和interrupt任何一个有一次新的变化； （2）信号量nmi或interrupt任何一个取值为“真”； （3）该语句已等待5us。
超时等待
在设计的程序模块中，等待语句所等待的条 件，在实际执行时不能保证一定会碰到，为 了防止该等待语句进行无限期的等待状态， 等待语句通常要加一项超时等待项。
举例：
P1：PROCESS（a） VARIABLE tmp： STD_LOGIC；
BEGIN tmp := '0' ；
WHEN 1 => q <= d1； WHEN 2 => q <= d2； WHEN 3 => q <= d3； END CASE；
CASE语句使用说明
（1）选择值不可重复或重叠。 （2）当CASE语句的选择值无法覆盖所有
情况时，要用OTHERS指定未能列出的其 他所有情况的输出值。 （3）在进程中用CASE语句描述组合逻辑 电路时，务必覆盖所有的情况；否则综合 后将引入锁存器，违背设计初衷。
CASE语句与IF语句的比较：
IF语句是有序的,先处理最起始、最优先的条件， 后处理次优先的条件。
case语句是无序的,所有表达式值都并行处理。 case语句中的条件表达式的值必须举穷尽，又
不能重复。不能穷尽的条件表达式的值用 OTHERS表示。
带有WHEN OTHERS项的 CASE语句举例：
上述语句中满足以下条件中的一个或多个时，进程 将再次启动，继续执行WAIT 语句的后继语句。 （1）信号量nmi和interrupt任何一个有一次新的变化； （2）信号量nmi或interrupt任何一个取值为“真”； （3）该语句已等待5us。
超时等待
在设计的程序模块中，等待语句所等待的条 件，在实际执行时不能保证一定会碰到，为 了防止该等待语句进行无限期的等待状态， 等待语句通常要加一项超时等待项。
硬件描述语言VHDL语言语言顺序描述语句
注意变 量I初 始化和 在循环 中的加据选择器 architecture abc of example is signal sel:std_logic_vector(1 downto 0); begin sel<=b &a; process(sel) begin case sel is when “00” => f<=i0; when “01” => f<=i1; when “10” => f<=i2; when “11” => f<=i3; when others => null; end case; end process; end abc;
不需穷 尽所有 情况
VHDL顺序语句
5、LOOP语句—FOR循环
格式： 标号：FOR 循环变量 IN 循环次数范围 LOOP 顺序处理语句； …… END LOOP； 注意： 循环变量只是一个临时变量，由LOOP语句自动定 义，不需预先定义； LOOP语句范围内不要再使用其它与该循环变量同 名的标识符。 循环次数完成后程序自动退出循环。
顺序语句只能出现在进程（Process）、函数 （Function）和过程（Procedure）中；
顺序语句像高级计算机语言一样，按其出现的 先后顺序依次执行；
用来描述复杂的逻辑关系及逻辑运算。
常用的顺序处理语句有： 信号代入语句 变量赋值语句 CASE语句 IF语句 LOOP语句
VHDL顺序语句
1、信号代入语句 格式： 目的信号量<=信号量表达式； 目的信号量<=信号量表达式 AFTER N ns； 注意： 信号代入语句和关系操作符相同“<=”，但其使 用位置不一样，应根据上下文加以判断； 信号代入语句两边信号量的数据类型及位长度必须 一致。 延时只在仿真时起作用，逻辑综合时被忽略。 信号赋值不是立即发生，而是在进程结束时。
第10章VHDL基本语句
a := a+1; EXIT L2 WHEN a >10 ; -- 当a不小于10时跳出循环
END LOOP L2; ...
11
11
10.1.4 LOOP语句
(2) FOR_LOOP语句，语法格式如下： [LOOP标号：] FOR 循环变量 IN 循环次数范围 顺序语句
LOOP
END LOOP [LOOP标号]；
SIGNAL tmp ：STD_LOGIC ；
BEGIN
奇校验就是看2进制数旳1旳个数为奇数
PROCESS(a)
就在校验位填0 偶数就填1 使1旳个数
BEGIN
变成奇数个. 偶校验相反 把1旳个数变
tmp <='0';
成偶数.
FOR n IN 0 TO 7 LOOP 然后传送数据，接受后在做相应旳奇偶
FOR后旳”循环变量”是一种临时变量,属LOOP语句旳局 部变量,不必事先定义. 这个变量只能作为赋值源,不能被赋值,它 由LOOP语句自动定义. 使用时应该注意,在LOOP语句范围内不 要再使用其他与此循环变量同名旳标识符.
“循环次数范围”要求LOOP语句中旳顺序语句被执行次数. 循环变量从范围初值开始,每执行完一次顺序增1,直至最大值.
第 10 章 VHDL基本语句
1
1
10.1 顺序语句
VHDL有6种基本顺序语句:赋值语句、流程控制语句、等待 语句、子程序调用语句、返回语句、空操作语句.
10.1.1 赋值语句
信号赋值语句
10.1.2 IF语句
10.1.3 CASE语句
变量赋值语句
多条件选择
值体现式旳 4种形式
单个一般数值，如6。
数值选择范围，如(2 TO 4)。
END LOOP L2; ...
11
11
10.1.4 LOOP语句
(2) FOR_LOOP语句，语法格式如下： [LOOP标号：] FOR 循环变量 IN 循环次数范围 顺序语句
LOOP
END LOOP [LOOP标号]；
SIGNAL tmp ：STD_LOGIC ；
BEGIN
奇校验就是看2进制数旳1旳个数为奇数
PROCESS(a)
就在校验位填0 偶数就填1 使1旳个数
BEGIN
变成奇数个. 偶校验相反 把1旳个数变
tmp <='0';
成偶数.
FOR n IN 0 TO 7 LOOP 然后传送数据，接受后在做相应旳奇偶
FOR后旳”循环变量”是一种临时变量,属LOOP语句旳局 部变量,不必事先定义. 这个变量只能作为赋值源,不能被赋值,它 由LOOP语句自动定义. 使用时应该注意,在LOOP语句范围内不 要再使用其他与此循环变量同名旳标识符.
“循环次数范围”要求LOOP语句中旳顺序语句被执行次数. 循环变量从范围初值开始,每执行完一次顺序增1,直至最大值.
第 10 章 VHDL基本语句
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10.1 顺序语句
VHDL有6种基本顺序语句:赋值语句、流程控制语句、等待 语句、子程序调用语句、返回语句、空操作语句.
10.1.1 赋值语句
信号赋值语句
10.1.2 IF语句
10.1.3 CASE语句
变量赋值语句
多条件选择
值体现式旳 4种形式
单个一般数值，如6。
数值选择范围，如(2 TO 4)。
VHDL的主要描述语句
CASE语句。
使用CASE语句需注意以下几点：
· CASE语句中每一条语句的选择值只能出现一次，即不能有相同选择值 的条件语句出现。
· CASE 语句执行中必须选中，且只能选中所列条件语句中的一条，即 CASE语句至少包含一个条件语句。 · 除非所有条件语句中的选择值能完全覆盖CASE语句中表达式的取值， 否则最末一个条件语句中的选择必须用“OTHERS”表示，它代表已给 出的所有条件语句中未能列出的其他可能的取值。关键词OTHERS只能 出现一次，且只能作为最后一种条件取值。使用OTHERS是为了使条件 语句中的所有选择值能覆盖表达式的所有取值，以免综合过程中插入 不必要的锁存器。这一点对于定义为STD_LOGIC和STD_LOGIC_VECTOR 数据类型的值尤为重要，因为这些数据对象的取值除了1、0之外，还 可能出现输入高阻态Z，不定态X等取值。
&
减
并置
VHDL语言运算符号（二）
优先级顺序 操作符类型 操作符
+ 正负运算符 * 乘法运算符 负 乘法
功能
正
/
MOD REM ** ABS
除法
求模 取余 指数 取绝对值
NOT
取反
INDEX
数据类型及运算符
顺序语句
并行语句 其它语句
VHDL顺序语句
顺序语句是指完全按照程序中书写的顺序执行各语 句，并且在结构层次中前面的语句执行结果会直接影 响后面各语句的执行结果。顺序描述语句只能出现在 进程或子程序中，用来定义进程或子程序的算法。顺 序语句可以用来进行算术运算、逻辑运算、信号和变 量的赋值、子程序调用等，还可以进行条件控制和迭 代。 注意，这里的顺序是从仿真软件的运行和顺应VHDL语 法的编程逻辑思路而言的，其相应的硬件逻辑工作方 式未必如此。应该注意区分VHDL语言的软件行为与描 述综合后的硬件行为的差异。
VHDL主要描述语句――CASE语句
使能端G 使能端
I0 I1 I2 I3
四 选 一 数 据 选 择 器
Q
公共通道
（同一时间内只可允许一个信号通过）
信 号 传 输 目 的 地
信号选择控制端AB 信号选择控制端
A 0 0 1 1
B 0 1 0 1
C 0 0 0 1
;
该程序可以实现二输入与 门的功能
ELSIF
END IF ;
二、新授 在用VHDL语言进行逻辑设计时 有些操作是根据某表达式的值来进行的 这时常 语言进行逻辑设计时,有些操作是根据某表达式的值来进行的 在用 语言进行逻辑设计时 有些操作是根据某表达式的值来进行的,这时常 常会用到CASE语句 语句. 常会用到 语句 CASE 条件表达式 WHEN 条件表达式的值 => 顺序处理语句 ; 条件表达式的值1 顺序处理语句1 WHEN 条件表达式的值 => 顺序处理语句 ; 条件表达式的值2 顺序处理语句2 ．．．．．． WHEN 条件表达式的值 => 顺序处理语句N ; 条件表达式的值N 顺序处理语句 WHEN OTHERS => 顺序处理语句 0 ; END CASE ;
VHDL主要描述语句 主要描述语句――CASE语句 主要描述语句 语句
一、复习 1.IF语句的三种书写格式： 语句的三种书写格式： 语句的三种书写格式 IF 条件 THEN 顺序处理语句 ; END IF ;
IF 条件 THEN 顺序处理语句1 ; ELSE 顺序处理语句2 ; END IF ;
IF 条件1 THEN 顺序处理语句1 ; ELSIF 条件2 THEN 顺序处理语句2 ; …… ELSIF 条件N THEN 顺序处理语句N ; ELSE 顺序处理语句0 ; END IF ;
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顺序语句 顺序赋值语句 IF语句 CASE语句 LOOP语句 WAIT语句 NULL语句 ASSERT语句 语句作用 信号或变量赋值 条件控制 条件控制 循环控制 描述延迟 空操作 仿真时报告错误 是否可综合 可综合 可综合 可综合 循环次数有限时可综 合 WAIT ON和WAIT UNTIL可综合 可综合 不可综合
2.进程语句——语法说明
a) 进程标号：用于标识进程，可选。多个进程时，提高程序可读性；
a) 敏感信号列表：敏感信号发生变化（上升沿或者下降沿），进程被 激活，从而执行内部顺序语句。 注意：可以有多个敏感信号，用逗号隔开，任何一个变化都激活进 程，否则进程挂起。
c)
进程声明区： 用于定义进程内部的局部变量，信号不可在此声明。进程之间数据 交流通过全局信号。
VHDL语言描述语句
一、VHDL语句分类； 二、基本的VHDL顺序语句 三、基本的VHDL并行语句 四、常用组合单元电路VHDL设计 五、常用时序单元电路VHDL设计
一、VHDL语句分类
按照功能分类：
赋值语句； 数据流控制语句（转向控制语句）： 1. Case … when … ( 顺序 )； 2. If … else … ( 顺序 )； 3. with … select n ( 并 )； 4. When …else ( 并 )； 模块化设计语句:
上升沿描述3：
rising_edge(clk) ; 下降沿描述3： falling_edge(clk); Clk’event ??
进程语句总结：
进程仅在敏感信号发生变化时才执行。 特点：进程内部，顺序语句；进程语句之间，并行。 不同进程内不可以对同一信号赋值，即不可多重赋值。 进程内信号和变量赋值效果不同。 一个进程内不能同时扑捉同一个时钟信号的上升沿或者下降沿。
顺序语句：
按动作特点：照语句书写顺序执行； 使用范围 ：进程、函数和过程内部出现； 实际应用 ：时序电路、数据流控制电路；
基本的VHDL顺序语句
VHDL中的顺序语句用于描述进程或子程序的内部功能，且只能出现在 PROCESS、FUNCTION、PROCEDURE等语句中。 可以用来设计 时序电路、组合电路。 主要作用：时序流控制、程序控制、条件和迭代等，行为描述代码。 常用的顺序语句见下表。
基本的VHDL顺序语句
1、process(进程)； 2、信号和变量； 3、IF语句； 4、C ASE语句； 5、CASE语句和IF语句的比较； 6、LOOP语句； 7、WAIT语句； 8、使用顺序代码设计组合逻辑电路；
5.3.1 进程（PROCESS）语句
语法说明： 1、Process为过程语句，定义如下：
process ; component ; generate ; block ;for…loop ; 子程序调用语句
仿真语句： wait ; 按照语句的执行方式特点分为： 并行语句：
按动作特点：语句执行顺序与书写顺序无关； 使用范围 ：进程语句外部的语句都是并行的； 实际应用 ：对应于各自独立运行的逻辑电路；
例如下面语句是错误的： PROCESS(clk) BEGIN IF rising_edge(clk) then
… elsif falling_edge(clk) then … end if; end peocess;
entity mul is port (a,b,c,selx,sely : IN bit; data_out: OUT BIT); end mul; ARCHITECTURE ex OF mul IS SIGNAL temp :BIT ; BEGIN p_a: PROCESS(a，b，selx) BEGIN IF(SELX='0') THEN temp<=a; ELSE temp<=b; END IF; END PROCESS p_a; p_b: PROCESS(temp，c，sely) BEGIN IF(SELy='0') THEN data_out<=temp; ELSE temp<=c; END IF; END PROCESS p_b; end ex;
语法说明：
时钟沿的VHDL描述方法总结（3种）： 上升沿描述1： clk’event and clk=‘1’ ; 下降沿描述1： clk’event and clk=‘0’ ;
上升沿描述2：
clk='1' AND clk'EVENT AND clk'LAST_VALUE='0‘ 下降沿描述2： clk=‘0' AND clk'EVENT AND clk'LAST_VALUE=‘1‘
[进程标号: ] Process [ 触发信号1，触发信号2，…… ] [ 定义区 ] Begin 顺序语句 …… End Process [ 进程标号] ；
注： 方括号内容可以省略；触发信号将决定该过程是否执行；一个结构体 当中可以有多个过程；多个进程语句之间是并行执行，进程内部属于 顺序执行语句。
d) 顺序语句： 进程内部语句顺序执行。
e) 用处：适合描述时序电路。也可用于组合逻辑电路的设计。
例1：进程语句例程——带异步复位的D触发器
LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY cydff IS PORT ( d,clk,rst : IN STD_LOGIC ; q : OUT STD_LOGIC ) ; END ENTITY cydff ; ARCHITECTURE behave OF cydff IS BEGIN cydff_inst : PROCESS ( clk，rst ) BEGIN IF (rst=‘1’) then q<=‘0’; elsIF ( clk='1' AND clk'LAST_VALUE='0' AND clk'EVENT ) THEN q<=d; END IF ; END PROCESS cydff_inst ; END ARCHITECTURE behave ;
2.进程语句——语法说明
a) 进程标号：用于标识进程，可选。多个进程时，提高程序可读性；
a) 敏感信号列表：敏感信号发生变化（上升沿或者下降沿），进程被 激活，从而执行内部顺序语句。 注意：可以有多个敏感信号，用逗号隔开，任何一个变化都激活进 程，否则进程挂起。
c)
进程声明区： 用于定义进程内部的局部变量，信号不可在此声明。进程之间数据 交流通过全局信号。
VHDL语言描述语句
一、VHDL语句分类； 二、基本的VHDL顺序语句 三、基本的VHDL并行语句 四、常用组合单元电路VHDL设计 五、常用时序单元电路VHDL设计
一、VHDL语句分类
按照功能分类：
赋值语句； 数据流控制语句（转向控制语句）： 1. Case … when … ( 顺序 )； 2. If … else … ( 顺序 )； 3. with … select n ( 并 )； 4. When …else ( 并 )； 模块化设计语句:
上升沿描述3：
rising_edge(clk) ; 下降沿描述3： falling_edge(clk); Clk’event ??
进程语句总结：
进程仅在敏感信号发生变化时才执行。 特点：进程内部，顺序语句；进程语句之间，并行。 不同进程内不可以对同一信号赋值，即不可多重赋值。 进程内信号和变量赋值效果不同。 一个进程内不能同时扑捉同一个时钟信号的上升沿或者下降沿。
顺序语句：
按动作特点：照语句书写顺序执行； 使用范围 ：进程、函数和过程内部出现； 实际应用 ：时序电路、数据流控制电路；
基本的VHDL顺序语句
VHDL中的顺序语句用于描述进程或子程序的内部功能，且只能出现在 PROCESS、FUNCTION、PROCEDURE等语句中。 可以用来设计 时序电路、组合电路。 主要作用：时序流控制、程序控制、条件和迭代等，行为描述代码。 常用的顺序语句见下表。
基本的VHDL顺序语句
1、process(进程)； 2、信号和变量； 3、IF语句； 4、C ASE语句； 5、CASE语句和IF语句的比较； 6、LOOP语句； 7、WAIT语句； 8、使用顺序代码设计组合逻辑电路；
5.3.1 进程（PROCESS）语句
语法说明： 1、Process为过程语句，定义如下：
process ; component ; generate ; block ;for…loop ; 子程序调用语句
仿真语句： wait ; 按照语句的执行方式特点分为： 并行语句：
按动作特点：语句执行顺序与书写顺序无关； 使用范围 ：进程语句外部的语句都是并行的； 实际应用 ：对应于各自独立运行的逻辑电路；
例如下面语句是错误的： PROCESS(clk) BEGIN IF rising_edge(clk) then
… elsif falling_edge(clk) then … end if; end peocess;
entity mul is port (a,b,c,selx,sely : IN bit; data_out: OUT BIT); end mul; ARCHITECTURE ex OF mul IS SIGNAL temp :BIT ; BEGIN p_a: PROCESS(a，b，selx) BEGIN IF(SELX='0') THEN temp<=a; ELSE temp<=b; END IF; END PROCESS p_a; p_b: PROCESS(temp，c，sely) BEGIN IF(SELy='0') THEN data_out<=temp; ELSE temp<=c; END IF; END PROCESS p_b; end ex;
语法说明：
时钟沿的VHDL描述方法总结（3种）： 上升沿描述1： clk’event and clk=‘1’ ; 下降沿描述1： clk’event and clk=‘0’ ;
上升沿描述2：
clk='1' AND clk'EVENT AND clk'LAST_VALUE='0‘ 下降沿描述2： clk=‘0' AND clk'EVENT AND clk'LAST_VALUE=‘1‘
[进程标号: ] Process [ 触发信号1，触发信号2，…… ] [ 定义区 ] Begin 顺序语句 …… End Process [ 进程标号] ；
注： 方括号内容可以省略；触发信号将决定该过程是否执行；一个结构体 当中可以有多个过程；多个进程语句之间是并行执行，进程内部属于 顺序执行语句。
d) 顺序语句： 进程内部语句顺序执行。
e) 用处：适合描述时序电路。也可用于组合逻辑电路的设计。
例1：进程语句例程——带异步复位的D触发器
LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY cydff IS PORT ( d,clk,rst : IN STD_LOGIC ; q : OUT STD_LOGIC ) ; END ENTITY cydff ; ARCHITECTURE behave OF cydff IS BEGIN cydff_inst : PROCESS ( clk，rst ) BEGIN IF (rst=‘1’) then q<=‘0’; elsIF ( clk='1' AND clk'LAST_VALUE='0' AND clk'EVENT ) THEN q<=d; END IF ; END PROCESS cydff_inst ; END ARCHITECTURE behave ;