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基于FPGA的多路数字抢答器的设计摘要：本文主要介绍了以FPGA为基础的八路数字抢答器的设计，首先对各模块的功能进行分配，此次设计主要有七个模块，依次为分频模块、抢答模块、加减分模块、倒计时模块、设置倒计时模块、蜂鸣器模块和数字显示模块。
主持人按下开始键可以实现抢答开始，选手号的显示，加减分模块，积分的显示，积分的重置，并启动倒计时模块；若有选手犯规或者倒计时记到五秒，停止倒计时，开启蜂鸣器，并为进入加减分模块做准备。
此次设计程序用Quartus II12.0为软件开发平台，用Verilog语言来编写，使用模块化编程思想，自上向下，通过寄存器变量来控制各个模块的运行。
本次设计采用FPGA来增强时序的灵活性，由于FPGA的I/O端口资源丰富，可以在此基础上稍加修改可以增加很多其他功能的抢答器，因此后期可塑性很强，因为核心是FPGA芯片，外围电路比较简单，可靠性强、运算速度高，因此便于维护，并且维护费用低。
关键词：FPGA、抢答器、倒计时、犯规报警、加减分、显示目录第一章绪论................. . (2)第二章 FPGA原理及相关开发工具软件的介绍 (3)2.1 FPGA的简介..... . (3)2.1.1 FPGA的发展与趋势......... .. (3)2.1.2 FPGA的工作原理及基本特点 (4)2.1.3 FPGA的开发流程 (5)2.1.4 FPGA的配置... . (5)2.2 软件介绍............... .. (6)2.2.1 Verilog HDL的介绍........... .. (6)2.2.2 Quartus II软件.................... .. (7)第三章数字抢答器系统设计方案和主要模块 (8)3.1 功能描述及设计架构...... .. (8)3.2 抢答器程序流程图以及各模块代码分析 (10)3.2.1 抢答器程序结构及主程序流程图 (10)3.2.2 秒分频模块 (15)3.2.3 倒计时以及倒计时剩5S时报警模块...... 错误！未定义书签。
北华航天工业学院《EDA技术综合设计》课程设计报告报告题目：竞赛抢答器作者所在系部：电子工程系作者所在专业：电子信息工程作者所在班级：B10212作者姓名：郭思华指导教师姓名：胡辉完成时间：2012-12-16内容摘要EDA技术是现代电子信息工程领域的一门新技术，他是先进的计算机工作平台上开发出来的一套电子系统设计的软硬件工具，并设计先进的电子系统设计方法。
本文介绍了以FPGA为基础的四路抢答器的设计，此次设计是一个有4组抢答输入，并具有抢答计时控制，到时报警以及时间显示等功能的通用型抢答器。
此次设计它以VHDL硬件描述为平台，结合动手实践完成。
该抢答器分为五个模块：抢答模块、计时模块、选择模块，位循环模块和译码模块。
利用QuartusⅡ工具软件完成率编译仿真验证。
关键词EDA、可编程逻辑器件、计数器、显示器目录一概述 (1)二方案设计与论证 (1)三单元电路程序设计及其功能验证 (2)（一）抢答锁存模块的设计 (2)（二）计时模块的设计 (4)（三）数据选择模块的设计 (5)（四）译码模块的设计 (6)（五）位循环模块的设计 (8)四完整电路设计与分析 (9)（一）主电路图 (9)（二）时序仿真图 (9)（三）芯片引脚分布图 (10)五性能测试与分析 (10)六实验设备 (10)七心得体会 (10)八参考文献 (11)课程设计任务书一、概述抢答器主要由抢答模块、计时模块、选择模块，位循环模块和译码模块组成。
在整个抢答器中主持人在抢答前设置好抢答时间,在复位开始按键按下后,抢答器开始倒计时,若在计时时间内无人抢答,则抢答器报警提示,若在计时过程中有人抢答,则数码管显示第一个抢答的人的编号,同时停止计时。
抢答器共有3个输出显示，选手代号、计数器的个位和十位，他们输出全都为BCD码输出，这样便于和显示译码器连接。
二、方案设计与论证将该任务分成五个模块进行设计，分别为：抢答器抢答模块、抢答器计时模块、位循环模块、译码模块和选择模块。
摘要本文介绍了一种采用EDA技术，在QuartusII工具软件环境下用VHDL语言编写的数码显示8路抢答器的电路组成、设计思路及功能。
抢答器同时供8名选手或8个代表队比赛，分别用8个按钮[1]~[8]表示。
设置一个系统清除和抢答控制开关，该开关由主持人控制。
抢答器具有锁存与显示功能，即选手按动按钮，锁存相应的编号，扬声器发出声响提示，并在七段数码管上显示选手号码。
选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。
系统主芯片采用EP2C35F484C8，由基本时钟发生电路模块，复位电路模块，键盘防抖动模块，键盘扫描模块，数码管驱动模块，报警频率选择模块组成。
经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，从而完成抢答器功能。
关键词：抢答器；硬件描述语言；可编程逻辑门阵列；AbstractThis article introduces an EDA technology tools in QuartusII environment using VHDL language digital display 8 answering device circuit design ideas and features.Responder same time for eight players or eight team competition, with eight buttons, respectively [1] ~ [8] said. Setting clear and answer in a system control switch, the switch control by the moderator. Responder has a latch and display, the player press the button, latch the corresponding number, speaker audible prompts, and seven-segment digital tube display in player numbers. Players answer in the implementation of the priority latch, first answer in player numbers has been maintained to host the system cleared.System main chip EP2C35F484C8, from the basic clock circuit module, reset the circuit module, keyboard judder module, the keyboard scan module, a digital control drive module, alarm frequency selection module. The compilation and simulation process is designed, in the programmable logic device to download verification, thus completing the Responder feature.Key words：Responder;Very Hardware Description Language; FPGA;目录摘要 (I)Abstract (II)1 绪论 (1)1.1 选题背景 (1)1.1.1 EDA技术的发展 (1)1.1.2课题研究的必要性 (2)1.2课题研究的内容 (2)2 系统方案设计 (3)2.1 FPGA简介 (3)2.1.1 FPGA基本结构 (4)2.1.2 FPGA系统设计流程 (5)2.1.3 FPGA开发编程原理 (7)2.1.4 FPGA配置模式 (7)2.2 FPGA的应用 (8)2.2.1 电路设计中FPGA的应用 (8)2.2.2 产品设计 (8)2.2.3 系统及应用 (9)2.3抢答器总体设计方案 (9)2.3.1抢答器的定义 (9)2.3.2 本文设计的抢答器的构成 (10)2.3.3 抢答器的工作原理 (10)3 系统硬件设计与实现 (12)3.1基本时钟发生模块 (12)3.2键盘防抖动模块 (13)3.2.1键盘的作用 (13)3.2.2键盘系统设计 (13)3.2.3键盘防抖动模块工作方式 (14)3.4键盘扫描模块 (15)3.5数码管驱动模块 (16)3.6报警频率选择模块 (17)4 抢答器的程序设计与实现 (18)4.1 基本时钟发生程序设计 (18)4.2 键盘防抖动程序设计 (18)4.3 键盘扫描程序设计 (19)4.4 数码管驱动程序设计 (19)4.5 报警频率选择程序设计 (20)结论 (22)致谢 (23)参考文献 (24)附录一 (25)附录二 (34)附录三 (45)1 绪论1.1 选题背景现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。
一、课程设计的内容通过学习掌握使用可编程逻辑器件和QuartusII 软件的基本使用，利用QuartusII 软件各种器件进行多路智力竞赛抢答器设计；利用DE2板对所设计的电路进行验证；总结电路设计结果。
通过设计掌握基本工程设计方法，提高动手能力。
二、课程设计的要求与数据八位数字抢答器设计要求：1）. 抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0 ~ S7表示。
2）. 设置一个系统清除和抢答控制开关S，该开关由主持人控制。
3）. 抢答器具有锁存与显示功能。
即选手按动按钮，锁存相应的编号，并在优先抢答选手的编号一直保持到主持人将系统清除为止。
4）. 抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如,30秒）。
当主持人启动"开始"键后，定时器进行减计时，同时扬声器发出短暂的声响，声响持续的时间0.5秒左右。
5）. 参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。
6）. 如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。
三、课程设计应完成的工作利用QuartusII 软件各种器件画出八位数字抢答器的原理图。
对原理图进行编译修改错误；设计引脚，再重新编译；进行仿真，根据仿真结果观察设计是否符合设计要求。
然后加载到DE2板上，验证电路是否正确。
对设计进行优化、完善。
附加要求：写出设计的VHDL源程序，利用QuartusII 软件生成原理图。
进行编译修改错误；设计引脚，再重新编译；进行仿真，根据仿真结果观察设计是否符合设计要求。
然后加载到DE2板上，验证电路是否正确。
四、课程设计进程安排序号设计各阶段内容地点起止日期１熟悉QuartusII 软件，掌握QuartusII 软件的基本使用实验2号楼2142007－11－26上午2 根据设计要求进行方案设计，利用基本器件用笔画出基本原理图，给老师检修实验2号楼2142007－11－26下午至273 利用QuartusII 软件进行设计，画出原理图。
课程设计报告课程设计名称：FPGA设计实践设计课题名称：抢答器设计设计抢答器设计设计报告一、设计目的：本课程的授课对象是电子科学与技术专业本科生，是电子类专业的一门重要的实践课程，是理论与实践相结合的重要环节。
本课程有助于培养学生的数字电路设计方法、掌握模块划分、工程设计思想与电路调试能力，为以后从事各种电路设计、制作与调试工作打下坚实的基础。
二、实验器材和工具软件：实验器材：PC机一台、DE2板；工作软件：QuartusII9.0。
三、设计内容：(1)抢答器可容纳四组12位选手，每组设置三个抢答按钮供选手使用。
(2)电路具有第一抢答信号的鉴别和锁存功能。
在主持人将系统复位并发出抢答指令后，蜂鸣器提示抢答开始，时显示器显示初始时间并开始倒计时，若参赛选手按抢答按钮，则该组指示灯亮并用组别显示器显示选手的组别，同时蜂鸣器发出“嘀嘟”的双音频声。
此时，电路具备自锁功能，使其它抢答按钮不起作用。
(3)如果无人抢答，计时器倒计时到零，蜂鸣器有抢答失败提示，主持人可以按复位键，开始新一轮的抢答。
(4)设置犯规功能。
选手在主持人按开始键之前抢答，则认为犯规，犯规指示灯亮和显示出犯规组号，且蜂鸣器报警，主持人可以终止抢答执行相应惩罚。
(5)抢答器设置抢答时间选择功能。
为适应多种抢答需要，系统设有10秒、15秒、20秒和3O秒四种抢答时间选择功能。
四、设计具体步骤：具体的功能模块的实现：(一)组别判断电路模块（1）实现功能：实现四组十二位选手的组别判断功能，每组设置三个抢答按钮。
若选手成功抢答，则输出选手所在组别。
同时电路自锁功能，使其它抢答按钮不起作用。
如下图所示：（2）端口说明1）输入端a[2..0]：外接第一组三位选手的抢答按钮；b[2..0]：外接第二组三位选手的抢答按钮；c[2..0]：外接第三组三位选手的抢答按钮；d[2..0]：外接第四组三位选手的抢答按钮；clk：外接模块时钟信号；clr：外接模块复位按钮。
16位抢答器摘要：在ISE软件平台的基础上，基于ＶＨＤＬ语言，采用FPGA技术设计了一款1６路抢答器。
通过对系统进行编译、仿真，并进行测试。
结果表明：本设计能实现正确显示最先抢答的选手号码，并对答题时间进行10ｓ的限时抢答以及复位重新抢答功能。
关键词：多路抢答器；ＦＰＧＡ；ＶＨＤＬ。
一、设计要求：1.设计一个具有16位输入的抢答器；2.用数码管显示输出。
二、设计分析：抢答器是各类竞赛中的必备设备，以客观的电子电路进行状态判断，避免竞赛的不公平。
现行的抢答器实现方案主要有两种：一种是小规模数字逻辑芯片和触发器，另外一种用单片机。
小规模数字逻辑电路设计思路简单，但电路实现起来比较复杂；单片机实现相对灵活，但随着抢答组数的增加存在Ｉ／Ｏ口不足的问题。
本设计采用ＦＰＧＡ现场可编程技术，避免了硬件电路的焊接与调试，同时由于ＦＰＧＡ的Ｉ／Ｏ端口丰富，可以在设计的基础上略加修改实现具有多组输入的抢答器，增强了系统的灵活性。
三、设计原理：1、最多可容纳16名选手或者16个代表队参赛，编号为1~16，各用一个抢答器按钮，编号与参赛者的号码一一对应，此外还有一个按钮给主持人，用来清零，主持人清零后才可进行下一次抢答。
2、抢答器具有数据锁存功能，并将所存的数据用LED数码管显示出来。
在主持人将抢答器清零后，若有参赛者抢答按钮，数码管立即显示出最先动作的选手编号，抢答器对参赛选手动作的先后有很强的分辨能力，即使他们动作的先后只相差几毫秒，抢答器也能分辨出来。
数码管不显示后动作选手的编号，只显示先动作选手的编号，并保持到主持人清零为止。
3、在各抢答按钮为常态时，主持人可用清零按钮将数码管变为零状态，直至有人使用抢答按钮为止。
抢答时间设为10s，在10s后若没有参赛者按抢答按钮，抢答按钮无效，并保持到主持人清零为止。
四、设计步骤1、启动ISE集成开发环境，新建一个工程；2、为工程添加设计源文件；3、对源文件进行语法检查，并改正错误之处；4、对设计进行时序仿真，分析设计的正确性；5、锁定引脚，完成设计实现过程，并在试验箱上连线，利用iMPACT进行程序下载；在试验箱上验证抢答器的功能，观察并记录结果。
基于FPGA的4位智能抢答器一、设计任务要求基于E DA/SOPC 系统开发平台，运用Q uartusⅡ可编程逻辑器件开发软件，设计一个4位智能抢答器，在开发箱上，本系统使用频率为1000 赫兹的时钟脉冲。
要求如下：1、可以同时供4名选手抢答，其编号分别为1、2、3、4，各用抢答按键S1、S2、S3、S4，按键编号与选手编号对应。
主持人设置有一个“开始”按键S5，一个“复位”按键S6，用于控制抢答的开始和系统的复位；各个按键按下为“0”，弹起为“1”；2、系统上电和按下“复位”按键后4位数码管显示“0000”，此时只有“开始”按键有效，其他按键不起作用；3、当主持人按下“开始”按键后，开始计时，数码管左边两位显示计时的时间，单位为“秒”；如果有选手按下抢答按键，定时器停止工作，数码管显示器上左边两个数码管显示抢答时刻的时间；选手编号立即锁存并显示在右边的两个数码管上，同时封锁输入电路，禁止其他选手抢答；此状态一直保持到主持人将系统复位为止；4、抢答的有效时间为10 秒，如果定时抢答的时间已到而没有选手抢答，本次抢答无效，封锁输入电路，禁止抢答，数码管左边显示“10”，右边显示“00”；此状态一直保持到主持人将系统复位为止；5、附加提高：在主持人未按下开始按键时，如果有人抢答则犯规，在数码管上右边两位闪烁犯规选手的编号，闪烁频率为0.5H Z，左边两位显示“00”；此状态一直保持到主持人将系统复位为止。
二、设计步骤本次设计主要采用V erilog HDL 语言，总体编程思路采用模块化设计方式，主要分为3 个模块，一个主控制及按键输入模块，一个计时显示模块，一个抢答组号显示模块，分别对这3个子模块进行独立编程设计，编译仿真通过并生成元件，在顶层使用原理图或者Verilog HDL 语言的方式将3个模块连接起来完成整个设计。
锁定管脚并编译仿真通过，下载到开发箱进行测试。
三、模块设计思路对于这个任务来说，计时显示模块和抢答组号显示模块的模块并不复杂，复杂的模块是主控制及按键输入模块，所以我决定再将主控制模块拆分成两个小的模块——按键输入模块、按键输入判断输出模块。
基于FPGA的电子抢答器的程序设计摘要随着科学技术日新月异，文化生活日渐丰硕，在各类竞赛、抢答场合电子抢答器已经作为一种工具取得了较为普遍的应用。
顾名思义，电子抢答器是一种通过抢答者的指示灯显示、数码显示和警示显示等手腕准确、公正、直观地判定出最先取得发言权选手的设备。
这次设计有4组抢答输入，每组设置一个抢答按钮供抢答者利用。
电路具有第一抢答信号的辨别和锁存功能。
当第一抢答者按下抢答开关时，该组指示灯亮以示抢答成功。
同时，电路也具有自锁功能，保证能够实此刻一路成功抢答有效后，其他三路均不能抢答。
本设计基于VHDL语言，采纳FPGA为操纵核心，并结合动手实践完成，具有电路简单、操作方便、灵敏靠得住等优势。
该四路抢答器利用VHDL硬件描述语言进行编程，分为七个模块：判定模块，锁存模块，转换模块，扫描模块，片选模块，按时报警模块和译码模块。
编程完成后，利用QuartersII工具软件进行编译仿真验证。
关键词：VHDL，FPGA，四路抢答器，仿真目录1 概述 (1)设计背景 (1)抢答器现状 (1)本论文要紧完成的工作 (1)设计心得 (2)2 开发工具简介 (3)VHDL语言简介 (3)FPGA开发进程与应用 (4)FPGA进展历程及现状 (4)FPGA工作原理 (4)FPGA开发流程 (5)Quartus II软件 (6)3系统设计 (8)系统设计要求 (8)系统设计方案 (8)系统硬件设计方案 (8)系统软件设计方案 (8)系统原理详述 (10)4 电路程序设计及仿真 (12)抢答锁存模块设计 (12)VHDL源程序 (12)抢答锁存电路的模块 (13)仿真 (14)总结 (15)致谢 (17)参考文献 (18)郑州轻工业学院课程设计任务书题目基于FPGA的电子抢答器的程序设计专业班级电子信息工程10-1班学号姓名要紧内容、大体要求、要紧参考资料等：要紧内容：抢答器是在竞赛、文体娱乐活动（抢答活动）中，能准确、公正、直观地判定出抢答者的机械。
毕业论文（设计）2013 届通信工程专业班级题目基于FPGA的多路数字抢答器的设计姓名学号指导教师职称二О一三年五月二十五日内容摘要本文主要介绍了以FPGA为基础的四路数字抢答器的设计，首先对各模块的功能进行分配，此次设计主要有七个模块，依次为抢答模块、加减分模块、倒计时模块、蜂鸣器模块和数字显示模块。
通过主持人的控制可以实现抢答开始，组号的显示，加减分模块，积分的显示，积分的重置，并启动倒计时模块；通过选手按键来进行标志位改变，停止倒计时，开启蜂鸣器，并为进入加减分模块做准备。
此次设计程序用Verilog语言来编写，使用模块化编程思想，自上向下，通过寄存器变量来控制各个模块的运行，并用Quartus II软件5.0版来进行仿真。
本次设计采用FPGA来增强时序的灵活性，由于FPGA的I/O 端口资源丰富，可以在此基础上稍加修改可以增加很多其他功能的抢答器，因此后期可塑性很强，因为核心是FPGA芯片，外围电路比较简单，因此便于维护，并且维护费用低。
关键词Verilog HDL、四路抢答器、倒计时、仿真、显示Based on FPGA multi-channel digitalanswering device designAuthor: Tutor:AbstractThis paper describes an FPGA-based design of four digital answering device, first allocated function of each module, the design of the main seven modules were Responder module, plus or minus sub-module, the countdown module, beep module and a digital display module. The control can be achieved through the host Responder starting group number display, integral reset and start the countdown module; through key players to carry flag changes, turn the buzzer and subtract points for entry into the module to prepare. The design process using Verilog language to write, the register variables to control operation of each module, and use the Quartus II software version 5.0 to be simulated. The design uses FPGA to enhance the flexibility of timing, because the FPGA I / O port is rich in resources, can be slightly modified on the basis of a lot of other features can be added Responder, so late plasticity is very strong, because the core is the FPGA chip , the external circuit is relatively simple, so easy to maintain, and low maintenance costs.Key wordsVerilog HDL,four Responder, countdown, simulation, showing目录第一章引言................. .. (1)第二章 FPGA原理及相关开发工具软件的介绍 (3)2.1 FPGA的简介..... . (3)2.1.1 FPGA的发展与趋势......... .. (3)2.1.2 FPGA的工作原理及基本特点 (4)2.1.3 FPGA的开发流程.. (5)2.1.4 FPGA的配置... . (6)2.2 软件介绍............... (7)2.2.1 Verilog HDL的介绍........ .. (7)2.2.2 Quartus II软件.................... .. (8)第三章数字抢答器系统设计方案和主要模块 (11)3.1 功能描述及设计架构...... . (11)3.2 抢答器程序流程图以及各模块代码分析 (13)3.2.1 抢答器程序结构及主程序流程图 (13)3.2.2 初始化及抢答模块 (14)3.2.3 加减分数模块 (17)3.2.4 倒计时模块.................... .. (17)3.2.5 蜂鸣器模块.................... .. (18)3.2.6 重置模块及数码管显示模块 (19)3.3 顶层模块连线及开发硬件配置 (21)3.3．1 电路图........................... . (21)3.3．2 EP1C6Q240C8芯片及使用到的管脚分配 (21)第四章抢答器系统仿真与分析.... . (25)第五章总结................... (28)致谢 (29)参考文献 (30)附录：源代码 (31)基于FPGA的多路数字抢答器的设计第一章引言随着社会的发展，各种竞赛比赛日益增多，抢答器以它的方便快捷、直观反映首先取得发言权的选手等优点，深受比赛各方的辛睐，市场前景一片大好。
另一方面随着电子科技的发展，抢答器的功能以及实现方式也越来越多，产品的可靠性以及准确性也越来越强。
能够实现多路抢答器功能的方式有很多种，主要包括前期的数字电路、模拟电路以及数字电路与模拟电路组合的方式，但是这种方式制作过程比较复杂，并且可靠性准确性不高，研发周期也比较长。
目前对于抢答器的功能描述，如涵盖抢答器、选手答题计时、限时抢答以及犯规组号抢答器具有抢答自锁，暂停复位、电子音乐报声、灯光指示、自动定时等功能，还有工作模式的切换和时间设定，对于这些随着科学技术的发展，肯定还要得到进一步的改进。
发展趋势一般都要趋向于智能化，并且设计更加合理化。
通过抢答器的使用，可以在各类比赛中特别是抢答环节，直观明了的看出是哪一组抢到了题目，比起通过肉眼来判断，更加的精确，同时也少了不必要的纷争，使得比赛更加的公平、公开、公正。
抢答器的这些优点使得它在比赛中得以广泛的应用。
抢答器经过发展从最初的只有几个三极管、可控硅、发光管等组成，能通过发光管的指示辨认出选手号码；到现在使用高速处理芯片和集成数字电路；从起初单片机到现在的ARM和FPGA，技术手段进一步成熟，同时技术的发展也为抢答器增加了很多更加贴近比赛的新功能，如选手号码显示、倒计时、选手得分显示等等。
这类抢答器制作并不复杂，但是准确度和可靠性都比较可观，并且易于安装和维护。
第二章FPGA原理及相关开发工具软件的介绍2.1 FPGA的简介2.1.1 FPGA的发展与趋势现场可编程门阵列FPGA（Field－Programmable Gate Array），它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。
这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。
在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。
系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。
一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。
FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。
但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。
厂商也可能会提供便宜的但是编辑能力差的FPGA。
因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。
另外一种方法是用CPLD（复杂可编程逻辑器件备）。
2.1.2 FPGA的工作原理及基本特点FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。
FPGA的基本特点主要有：1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
3）FPGA内部有丰富的触发器和I／O引脚。
4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。
用户可以根据不同的配置模式，采用不同的编程方式。
加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。
掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。
FPGA的编程无须专用的FPGA 编程器，只须用通用的EPROM、PROM编程器即可。
当需要修改FPGA 功能时，只需换一片EPROM即可。
这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。
因此，FPGA的使用非常灵活。
2.1.3 FPGA的开发流程FPGA开发流程可以分为如下几步：①设计输入，设计输入主要包括原理图输入、状态图输入、波形图输入以及某种硬件描述语言，比如说是Verilog、VHDL的源程序（此次设计主要是使用Verilog）。
