一种雷达通用信号处理系统的实现与应用

一种雷达通用信号处理系统的实现与应用

一种雷达通用信号处理系统的实现与应用

FPGA是一种现场可编程器件，设计灵活方便可以反复修改内部逻辑，适用于算法结构比较简单、处理速度较高的情况。DSP是一种基于指令集的处理器，适于大信息、复杂算法的信息处理场合。鉴于两种处理器件自身优势，FPGA+DSP信号处理架构，已成为信号处理系统的常用结构。但当前FPGA+DSP的信号处理平台或者是基于某些固定目的，实现某些固定功能，系统的移植性、通用性较差。或者仅仅简要介绍了平台的结构没有给出一些具体的实现。本文提出的基于FPGA+DSP通用信号处理平台具有两种处理器的优点，兼颐速度和灵活性，而且可以应用在不同雷达信号处理系统中，具有很强的通用性。本文举例说明该系统在连续波雷达和脉冲雷达中的典型应用。1系统资源概述1．1处理器介绍本系统FPGA选择Altera公司的EP2S60F1020。Stratix II FPGA采用TSMC的90nm 低k绝缘工艺技术。Stratix II FPGA支持高达1Gb·s-1的高速差分I／O信号，满足新兴接口包括LVDS，LNPECL和HyperTransport标准的高性能需求，支持各种单端I／O接口标准。EP2S60系列内部有48352个ALUT；具有2544192bit的RAM 块，其中M512RAM(512bit)329个，M4K RAM(4kbit)255个，M-RAM(512kbit)2个。具有嵌入式DSP块36个，等效18bit×18bit乘法器144个；具有加强型锁相环EPLL4个，

快速锁相环FPLL8个。这些锁相环具有高端功能包括时钟切换，PLL 重新配置，扩频时钟，频率综合，可编程相位偏移，可编程延迟偏移，外部反馈和可编程带宽等。本系统DSP选择ADI公司的ADSP TS201。它有高达600MHz的运行速度，1．6ns的指令周期；有24MB的片内DRAM；双运算模块，每个计算块包含1个ALU，一个乘法器，1个移位器，1个寄存器组和1个通信逻辑单元(CLU)；双整数ALU，提供数据寻址和指针操作功能；集成I／O接口，包括14通道的DMA控制器，外部端口，4个链路口，SDRAM控制器，可编程标识引脚，2个定时器和定时器输出引脚等用于系统连接；IEEE1149．1兼容的JTAG端口用于在线仿真；通过共享总线可以无缝连接多达8个TigerSHARC DSP。1．2FPGA+DSP结构由于FPGA和DSP各自的自身优势，FPGA+DSP信号处理架构已成为信号处理系统的常用结构。一般情况下FPGA+DSP的拓扑结构会根据需要进行不同的连接，这就导致这种结构的专用性，缺乏灵活性。对于一个通用处理平台要考虑到各种不同的信号通路，因此大部分通用FPGA+DSP平台都采取各个处理器间均有通路的方式。这种拓扑结构灵活方便，可以满足各种不同的通路需求，这种结构的缺点就是硬件设计的复杂以及可能会有资源浪费。对于这种通用FPGA+DSP 结构，FPGA与各个DSP之间均有连接，不同之处便是DSP之间的拓扑结构。一般分两种，一是高速外部总线口耦合结构组成多DSP 系统，这种结构可以实现多DSP共享系统内的资源，系统内的个处理器可以共享RAM，SDRAM和主机等资源，还可共享其他处理器核

内资源。这种结构的长处就在资源共享上，但这种结构的PCB设计十分困难，而且当总线负载较重时速度很难提高，要达到50～60 MHz的数据速率都很难。另外一种结构就是高速链路口耦合结构。ADSP TS201有4个高速链路口内核时钟600MHz时，单向数据传输率最高可达600MHz。高速链路口通信是点对点的，这是它的局限，但也带来的一个优点就是较高的传输可靠性。在本信号处理系统中采用第2种结构。1．3本信号处理系统的硬件结构在充分考虑系统的通用性能上，本系统在硬件结构上采用1片FPGA与4片DSP的拓扑结构。每片DSP与FPGA分别有一路链路口相连，4片DSP之间由链路口相连，同时，DSPA与DSPD分别有64位的数据总线与FPGA相连。这种拓扑结构使得任意两片DSP之间都可以连通，对角的DSP可以通过连到FPGA内部的链路口相互通信。此外，本系统采用一片FLASG存储DSP程序，对所有DSP进行加载。DSPB，DSPC分别连有32×64Mbit的SDRAM，对DSP的内存空间进行了扩展，便于大量数据处理，。

2具体应用2．1在连续波雷达中的应用其主要功能是完成对接收的全相参体制的双波束原始视频信号的数字采样信号进行相关处理，其中包括时／频转换、MTI、MTD处理、双波束估高处理等，最终能够对动目标进行检测。拓扑结构：待处理数据通过接插件传送到FPGA内部，通过FPGA的初步处理，经由FPGA与DSPA、DSPD相连的64位数据总线传送到两片DSP内进行进一步的处理。

DSPA将处理完的数据经过链路口直接传送到DSPB，而DSPD将处理完的数据通过DSPD到FPGA，FPGA到DSPB的链路口也传送到DSPB。DSPC接收DSPB处理完的数据并将数据进行进一步的处理后通过链路口传送到FPGA输出。为应用所使用的硬件拓扑结构。

处理流程：FPGA将接收到的两路信号分别进行4096点FFT，并对FFT的结果进行MTI，MTI可以是根据命令选做。DSP中完成两路信号的二维FFT也就是MTD，CFAR，估高，杂波图等，最后将整理后的结果输出到FPGA，由FPGA输出给雷达的其它模块，。

资源的使用：在FPGA需要完成的功能为两路复信号的FFT，MTI，以及与DSP的数据通信。FFT的实现采用Altera公司的FFT IP Core实现，它是一个高性能、高度参数化的快速傅里叶变换(FFT)处理器，实时正序输出变换结果。采用缓冲突发模式4输出引擎结构完成一路4096点FFT。MTI采用3次相消器即4脉冲对消法，在FPGA中采用FIFO实现。与DSP的总线数据通信的实现为FPGA将待传输数据写到FIFO中同时向DSP发送中断，DSP响应中断后从FIFO中将数据读出。与DSP的链路口数据通信，无论是接收链路口还是发送链路口均由一个数据缓冲模块和一个数据拆包／打包模块组成。表1为FPGA中资源时间的具体使用，由此看出EP2S60F1020的资源丰富。