FPGA笔试题汇总

fpga笔试题知识点汇总
FPGA（现场可编程门阵列）的笔试题目通常会考察以下几个方面的知识点：
1. 数字电路设计基础：理解数字电路的基本原理，包括逻辑门、触发器、寄存器、移位器等基本元件的工作原理和特性。

2. 硬件描述语言：熟悉硬件描述语言（如VHDL或Verilog）的使用，理解这些语言的基本语法、结构、行为和功能描述。

3. FPGA开发工具：了解并熟悉FPGA开发工具，如Xilinx ISE、Vivado，Altera Quartus等，理解这些工具的基本操作和使用方法。

4. FPGA设计流程：理解FPGA设计的流程，包括设计输入、综合、布局布线、时序分析、仿真等步骤，并能根据流程进行设计。

5. 逻辑设计：理解并能够进行基本的逻辑设计，如组合逻辑、时序逻辑等，并理解这些设计在FPGA上的实现方式。

6. 数字信号处理：理解数字信号处理的基本原理和方法，包括滤波器设计、FFT变换等，并理解这些方法在FPGA上的实现方式。

7. 嵌入式系统设计：理解嵌入式系统设计的基本原理和方法，包括微控制器、DSP、ARM等，并理解这些系统在FPGA上的实现方式。

8. 通信协议：理解并能够进行基本的通信协议设计，如UART、SPI、I2C 等，并理解这些协议在FPGA上的实现方式。

9. 时序约束与时序分析：理解时序约束的设定原则，掌握时序分析的方法和技巧，能够进行合理的时序优化。

10. 可靠性设计：理解并能够进行基本的可靠性设计，如容错处理、故障检测与恢复等，并理解这些设计在FPGA上的实现方式。

以上是FPGA笔试中可能会涉及到的知识点，具体会根据不同的职位和招聘要求有所不同。

建议根据具体的招聘要求进行针对性的复习和准备。

【第一章】1、FPGA芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？(1) 大容量、低电压、低功耗(2) 系统级高密度(3) FPGA和ASIC出现相互融合。

(4) 动态可重构2、EDA技术的优势是什么？缩短开发周期，有各类库的支持，简化逻辑设计，有利于设计文档的管理，能仿真测试，开发者有自主权，将所有开发环节纳入统一的自顶向下的设计中，有效的利用了计算机的自动设计能力。

3、EDA的设计流程包括哪几个环节？①设计输入（原理图/HDL文本编辑）②综合③FPGA/CPLD 适配④时序仿真与功能仿真⑤FPGA/CPLD编程下载⑥FPGA/CPLD器件电路硬件检测。

4、硬件描述语言的种类有哪些？VHDL 、Verilog HDL、SystemVerilog、System C 等5、自顶向下设计方法的优点是什么？过程大部分由计算机完成，可植性强，便于系统的优化和升级，以及对模型进行及时的修改，以改进系统或子系统的功能，更正设计错误，提高目标系统的工作速度，减小面积耗用，降低功耗和成本等。

在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。

高效，高稳定性，省时省力，成本较低。

6、ip核可分为哪几类？①软IP 、②固IP、③硬IP7、ip在EDA技术的应用和发展中的意义是什么？IP就是将某些功能固化，而当EDA设计也需要这些功能的时候，就可以直接将植入了此功能的IP拿过来直接用，而不用再重新设计。

这样既可以提高效率又可以减少设计风险。

IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。

8、EDA的概念Electronic Design Automation，电子设计自动化。

简单一点EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言完成设计文件，然后由计算机自动地完成逻辑编译，化简，分割，综合，优化，布局，布线和仿真，直至对于特定目标芯片的适配编译，逻辑映射和编程下载等工作。

各大公司面试笔试1．汉王笔试1、下面是一些根本的数字电路知识问题，请简要答复之。

a) 什么是Setup 和Holdup时间？b) 什么是竞争与冒险现象？怎样判断？如何消除？c) 请画出用D触发器实现2倍分频的逻辑电路？d) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？e) 什么是同步逻辑和异步逻辑？f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图〔数据接口、控制接口、所存器/缓冲器〕。

g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？2、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。

3、设想你将设计完成一个电子电路方案。

请简述用EDA软件〔如PROTEL〕进展设计〔包括原理图和PCB图〕到调试出样机的整个过程。

在各环节应注意哪些问题？2.飞利浦－大唐笔试归来1，用逻辑们和cmos电路实现ab+cd2. 用一个二选一mux和一个inv实现异或3. 给了reg的setup,hold时间，求中间组合逻辑的delay范围。

Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。

建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。

输入信号应提前时钟上升沿〔如上升沿有效〕T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。

保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。

时hold time不够，数据同样不能被打入触发器。

4. 如何解决亚稳态5. 用verilog/vhdl写一个fifo控制器6. 用verilog/vddl检测stream中的特定字符串1)DSP和通用处理器在构造上有什么不同，请简要画出你熟悉的一种DSP构造图2)说说定点DSP和浮点DSP的定义〔或者说出他们的区别〕3〕说说你对循环寻址和位反序寻址的理解4〕请写出【－8，7】的二进制补码，和二进制偏置码。

FPGA笔试题目一．填空题1.目前世界上有十几家生产cpld/fpga的公司，最大的两家是：()和()。

答案：xilinx、altera目的：知识面考点：fpga熟识2.fpga的基本结构由3种可编程单元和一个用于存放编程数据的静态存储器组成。

这3种可编程的单元分别就是（）、（）和（）。

答案：iob――输出输出模块目的：知识面clb――可编程逻辑模块ir―互联资源或可编程内部连线目的：fpga基本结构的了解考点：fpga基本知识3.verilog语言信号赋值包含非堵塞赋值和堵塞赋值，通常非堵塞赋值用在()叙述中，堵塞赋值用在()描述中；答案：时序电路、组合逻辑目的：verilog语言的了解考点：硬件语言知识二．选择题1.电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度(即速度优化)，下列方法(a)不属于面积优化。

a流水线设计b资源共享c逻辑优化d串行化2.下列方法中不能消除竞争冒险现象的是：(d)a.互连滤波电容b.修正逻辑设计c.导入选通脉冲d.采用女团逻辑3.大规模可编程器件主要有cpld和fpga两类，下面对fpga结构与工作原理描述中，正确的是(c)afpga全称作繁杂可编程逻辑器件bfpga是基于乘积项结构的可编程逻辑器件。

c.基于sram的fpga器件，每次上电后必须展开一次布局。

d在altera公司生产的器件中，max7000系列属fpga结构三．简答1.列举你熟识的前仿真检验工具，并以一种为基准直观叙述仿真步骤？答案：modelsim、vcs、nc等；步骤：目的：仿真工具的熟悉考点：工具知识掌握2.列举仿真过程中常用的verilog系统任务并叙述出高任务在仿真过程中的促进作用？答案：1).表明任务：$display$write主要促进作用就是在仿真过程中将仿真数据打印输出至屏幕；2).监控任务$monitor主要用作监控仿真过程中选定的参数，并将参数值输入列印至屏幕；3)探测任务$strobe主要用于在指定的时间之后显示仿真数据；4)文件输入和输出任务$fopen$fdisplay$fclose用于打开硬盘上的某个文件。

第一篇 FPGA基础题1.1. ⑴ 结合Xilinx、Altera等公司的FPGA芯片，简要罗列一下FPGA内部的资源或专用模块，并简要说明这些资源的一些作用或用途。

（至少列出5项，越多越好）⑵如果，对内部特定资源，曾有应用经历，结合个人理解和体验，简要说明初步的设计技巧或设计经验。

1．可编程输入输出单元（IOB）可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，其示意结构如图1-2所示。

FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。

通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。

目前，I/O口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。

外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA 内部。

当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间（Hold Time）的要求可以降低，通常默认为0。

为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。

只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。

2．可配置逻辑块（CLB）CLB是FPGA内的基本逻辑单元。

CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路（多路复用器等）和触发器组成。

开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。

在Xilinx公司的FPGA器件中，CLB由多个（一般为4个或2个）相同的Slice和附加逻辑构成，每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。

fpga考试题库及答案1. FPGA的全称是什么？A. Field Programmable Gate ArrayB. Fixed Programmable Gate ArrayC. Field Programmable Graphics ArrayD. Fixed Programmable Graphics Array答案：A2. FPGA与ASIC相比，其主要优势是什么？A. 成本更低B. 可编程性C. 功耗更低D. 速度更快答案：B3. 在FPGA设计中，以下哪个不是基本逻辑单元？A. 逻辑块（Logic Block）B. 互连（Interconnect）C. 触发器（Flip-Flop）D. 存储器块（Memory Block）答案：D4. 以下哪个不是FPGA设计流程中的步骤？A. 设计输入B. 功能仿真C. 逻辑综合D. 物理验证答案：D5. FPGA中的配置存储器通常用于存储什么？A. 程序代码B. 配置数据C. 用户数据D. 操作系统答案：B6. 在FPGA设计中，以下哪个不是常见的时钟资源？A. 全局时钟B. 区域时钟C. 局部时钟D. 外部时钟答案：C7. FPGA中的LUT（查找表）通常用于实现什么功能？A. 存储数据B. 执行算术运算C. 实现组合逻辑D. 控制数据流答案：C8. 在FPGA设计中，以下哪个不是布线资源？A. 导线（Wires）B. 多路选择器（Multiplexers）C. 缓冲器（Buffers）D. 触发器（Flip-Flops）答案：D9. FPGA中的I/O标准通常指的是什么？A. 输入/输出引脚的数量B. 输入/输出引脚的电气特性C. 输入/输出引脚的物理布局D. 输入/输出引脚的逻辑功能答案：B10. 在FPGA设计中，以下哪个不是优化设计性能的方法？A. 资源共享B. 流水线技术C. 增加逻辑门数量D. 并行处理答案：C结束语：以上是FPGA考试题库及答案，希望能够帮助考生更好地准备和理解FPGA的相关知识。

FPGA认证考试试题笔试部分：（总分40分）一、单选题（每题1分，共30分）1.FPGA项目中必须使用下面哪种扩展名类型的源文件作为顶层设计文件？（）A.原理图文档(某.SchDoc)B.VHDL文件(某.vhd)C.OpenBu系统文件(某.OpenBu)D.VerilogHDL文件(某.v)2.在FPGA内构建一个包含处理器的系统时，如何将外部存储器映射到处理器地址访问空间？（）A.通过系统导入命令B.由系统自动建立映射关系C.通过编译FPGA项目D.通过手工建立映射关系3.在FPGA项目设计的哪个处理阶段可以生成FPGA编程所需的二进制码流文件？（）4.目前FPGA设计输入，即设计方法有多种，以下哪个不是开发FPGA 的方法？（）A.原理图式设计方法B.VHDL语言描述设计方法C.Verilog语言描述设计方法D.在非嵌入式开发中，利用纯C语言设计描述5.FPGA通用集成库提供最多的是在FPGA设计中所用到的哪种器件？（）A.逻辑器件B.外设接口器件C.处理器器件D.端口连接描述器件6.用厂商管脚文件来做什么用途？（）~1~用于导入由布局布线工具决定的管脚分配，到约束文件用于创建新的VHDL实体的端口界面7.FPGA制造工艺体现摩尔定律优势，即FPGA容量和性能每18个月翻倍，早在2022年FPGA设计工艺已步入？（）A.25nm时代B.38nm时代C.30nm时代D.28nm时代8.在AltiumDeigner设计OpenBu系统时，哪类IP目前还无法直接获得？（）A.连接器（connector）B.处理器（proceor）9.NanoBoard板、外设板或者子板上的端口到管脚映射资源是在哪里定义的？（）A.在FPGA项目结构里B.在动态生成的映射约束文件里C.在FPGA项目的顶层原理图D.在相应的板级约束文件里A.HDMIB.JTAGC.Ne某uD.JPEG11.关于配置和约束文件，下面哪种说法不正确？（）A.一个配置可以包含多个绑定不同的物理器件的约束文件B.同一个约束文件可以被多个配置使用C.多个约束文件可以被分配到同一个配置D.自动配置功能是连接到桌面级NanoBoard平台的快速方法12.通用JTAG接口适配器的SOFT_TDI,SOFT_TDO,SOFT_TCK和SOFT_TMS信号探针的功能？（）A.访问硬器件JTAG链，允许与物理器件交互B.访问软器件JTAG链，访问FPGA设计中的虚拟仪器C.访问板的NanoBoardJTAG链D.重启板的电源13.在哪里使能对物理器件的管脚状态的实时监控功能？（）A.在原理图文件内~2~B.在硬件器件面板内C.在器件视图页面中D.在JTAG浏览面板内14.使用下面哪种虚拟仪器，可以输出一个数字频率信号？（）A.调测终端（TERMINAL）B.数字IO（DIGITAL_IO）C.频率计数器（FRQCNT2）D.频率发生器（CLKGEN）15.数字IO模块能有多少输入和输出？（）A.8B.16C.无限制D.3216.使用可配置的逻辑分析仪时，其最大可捕获的数据宽度为？（）A.8B.64C.16D.3217.用于管理FPGA连接的硬件资源的“管理配置器”可以在如下的哪个命令中访问得到？（）A.D某P>>PreferenceB.Deign>>DocumentOptionC.Project>>ProjectOptionD.Project>>Co nfigurationManager18.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（）。

第 1 章 FPGA基础知识1.1 FPGA设计工程师努力的方向SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。

随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA 设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。

芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这也是一些公司花大力气设计仿真平台的原因。

另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低。

高速串行IO的应用，也丰富了FPGA 的应用范围，象xilinx的v2pro中的高速链路也逐渐被应用。

总之，学无止境，当掌握一定概念、方法之后，就要开始考虑FPGA其它方面的问题了。

1.2 简述FPGA等可编程逻辑器件设计流程系统设计电路构思，设计说明与设计划分，电路设计与输入（HDL代码、原理图），功能仿真与测试，逻辑综合，门级综合，逻辑验证与测试（综合后仿真），布局布线，时序仿真，板级验证与仿真，加载配置，在线调试。

常用开发工具（Altera FPGA）HDL语言输入：Text Editor（HDL语言输入），还可以使用Ultra Edit 原理图输入：Schematic Editor IP Core输入：MegaWinzad综合工具：Synplify/Synplify Pro，Qaustus II内嵌综合工具仿真工具：ModelSim实现与优化工具：Quartus II集成的实现工具有Assignment Editor（约束编辑器）、LogicLock（逻辑锁定工具）、PowerFit Fitter（布局布线器）、Timing Analyzer（时序分析器，STA分析工具）、Floorplan Editor（布局规划器）、Chip Editor（底层编辑器）、Design Space Explorer（设计空间管理器）、Design Assistant（检查设计可靠性）等。

第一篇 FPGA基础题1.1. ⑴ 结合Xilinx、Altera等公司的FPGA芯片，简要罗列一下FPGA内部的资源或专用模块，并简要说明这些资源的一些作用或用途。

（至少列出5项，越多越好）⑵如果，对内部特定资源，曾有应用经历，结合个人理解和体验，简要说明初步的设计技巧或设计经验。

1．可编程输入输出单元（IOB）可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，其示意结构如图1-2所示。

FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。

通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。

目前，I/O口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。

外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA 内部。

当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间（Hold Time）的要求可以降低，通常默认为0。

为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。

只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。

2．可配置逻辑块（CLB）CLB是FPGA内的基本逻辑单元。

CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路（多路复用器等）和触发器组成。

开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。

在Xilinx公司的FPGA器件中，CLB由多个（一般为4个或2个）相同的Slice和附加逻辑构成，每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。

1、我们公司的产品是集成电路,请描述一下你对集成电路的认识,列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。

（仕兰微面试题目）2、FPGA和ASIC的概念,他们的区别。

（未知）答案：FPGA是可编程ASIC。

ASIC:专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。

根据一个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,半定制集成电路。

与门阵列等其它ASIC(Application Specific IC)相比,它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTP片、掩膜片,两者的区别何在？（仕兰微面试题目）4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）5、描述你对集成电路设计流程的认识。

（仕兰微面试题目）6、简述FPGA等可编程逻辑器件设计流程。

（仕兰微面试题目）7、IC设计前端到后端的流程和eda工具。

（未知）8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）9、Asic的design flow。

（威盛VIA 2003.11.06 上海笔试试题）10、写出asic前期设计的流程和相应的工具。

（威盛）11、集成电路前段设计流程,写出相关的工具。

（扬智电子笔试）先介绍下IC开发流程：1.）代码输入（design input)用vhdl或者是verilog语言来完成器件的功能描述,生成hdl代码语言输入工具：SUMMIT VISUALHDLMENTOR RENIOR图形输入: composer(cadence);viewlogic (viewdraw)2.）电路仿真（circuit simulation)将vhd代码进行先前逻辑仿真,验证功能描述是否正确数字电路仿真工具：Verolog： CADENCE Verolig-XLSYNOPSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOPSYS VSSMENTOR Modle-sim模拟电路仿真工具：***ANTI HSpice pspice,spectre micro microwave: eesoft : hp3.）逻辑综合（synthesis tools)逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路;将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。

《FPGA&数字IC开发工程师》笔试100题1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。

异步逻辑是各时钟之间没有固定的因果关系。

同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。

改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。

异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。

2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

3：时序设计的实质：时序设计的实质就是满足每一个触发器的建立/保持时间的要求。

4：建立时间与保持时间的概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。

保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。

5：为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。

这就是为什么要用两级触发器来同步异步输入信号。

这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。

（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。

A.if clk’event and clk = ‘1’ then
B.if falling_edge(clk) then
C.if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
21. 下列语句中，不属于并行语句的是：B。
A. 信号B. 常量C. 数据D. 变量
38.在VHDL中，为定义的信号赋初值，应该使用__D___ 符号。
A. =：B. =C. :=D. <=
二编程题
1.设计24进制计数器
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
USEieee.std_logic_unsigned.ALL;
ENTITYdivIS
PORT(clk:in std_logic;
div2,div4,div8,div16:out std_logic;
q:out std_logic_vector(3 downto 0));
END;--div2,div4,div8,div16,对应2分频，4分频，8分频，16分频
C.设计文件的文件名与实体名不一致。
D. 程序中缺少关键词。
34. 以下对于进程PROCESS的说法，正确的是：C
A.进程之间可以通过变量进行通信
B.进程内部由一组并行语句来描述进程功能
C.进程语句本身是并行语句
D.一个进程可以同时描述多个时钟信号的同步时序逻辑
35. 进程中的信号赋值语句，其信号更新是C。
A. 4.2B. 3 C. ‘1’D. “11011”

4、设计一个奇偶校验位生成模块，输入为1位总线信号，输出为奇校验和偶校验。(计算奇偶校验原理：输入为1位总线信号bus，每当采样8次总线信号，计算一次奇偶校验，在采样8bit数据后，数据中的“1”的个数+校验位中的“1”的个数=N；当N是奇数时奇校验，当N为偶数时为偶校验)
module check_data(
assign even_check = even_check_temp;
reg [3:0] count; //数据位计数
reg [3:0] num; //‘1’个数计数
parameter STATE_IDEL =4'b0000;
parameter STATE_START =4'b0001;
reg [9:0] time_count;
always@(posedge clk,negedge rst_n)
begin
if(!rst_n)begin
time_count <= 0;
data_out_temp <= 0;
end
else if(time_count <= TIME)begin
end
endcase
end
end
endmodule
4、设计一个数据缓存子模块，输入为的位宽8bit连续数据，输出为缓存X个周期后的位宽8bit连续数据。
再设计一个顶层模块，调用数据缓存子模块，使缓存500个时钟周期输出数据，建议使用parameter进行数据传递
module buff_time #(parameter TIME == 9'd100)
.data_in(data_in),
.data_out(data_out)

第1篇1. 简述FPGA的基本概念，与ASIC、CPLD有何区别？2. FPGA主要由哪些基本单元组成？3. FPGA的编程语言有哪些？分别介绍Verilog和VHDL的区别。

4. FPGA的工作原理是什么？5. 简述FPGA的编程过程。

二、FPGA编程语言（Verilog/VHDL）1. Verilog和VHDL中，module和entity的区别是什么？2. Verilog中，initial块和always块有何区别？3. VHDL中，architecture和entity的区别是什么？4. Verilog中，如何定义一个寄存器？5. VHDL中，如何定义一个信号？6. Verilog中，如何定义一个模块？7. VHDL中，如何定义一个实体？8. Verilog中，如何实现一个加法器？9. VHDL中，如何实现一个加法器？10. Verilog中，如何实现一个计数器？11. VHDL中，如何实现一个计数器？三、FPGA设计方法与技巧1. 简述FPGA设计中，模块化设计的重要性。

2. 如何在FPGA设计中实现资源共享？3. 简述FPGA设计中，流水线技术的应用。

4. 简述FPGA设计中，时序约束的重要性。

5. 如何在FPGA设计中，降低资源消耗？6. 如何在FPGA设计中，提高系统性能？7. 简述FPGA设计中，多时钟域同步技术。

8. 如何在FPGA设计中，实现信号的缓冲和驱动？9. 简述FPGA设计中，电源和地线设计的重要性。

10. 如何在FPGA设计中，实现信号的转换和转换器？四、FPGA测试与验证1. 简述FPGA测试的目的。

2. 如何对FPGA进行功能测试？3. 如何对FPGA进行时序测试？4. 如何对FPGA进行性能测试？5. 如何对FPGA进行功耗测试？6. 简述FPGA测试中，仿真测试和硬件测试的区别。

7. 如何在FPGA设计中，实现自测试（BIST）？8. 简述FPGA测试中，边界扫描技术。

可编辑修改精选全文完整版fpga综合试题及答案一、单选题（每题2分，共10分）1. FPGA的全称是什么？A. Field Programmable Gate ArrayB. Field Programmable Graphic ArrayC. Field Programmable General ArrayD. Field Programmable Group Array答案：A2. 下列哪个不是FPGA的编程语言？A. VHDLB. VerilogC. C++D. SystemVerilog答案：C3. FPGA与ASIC的主要区别是什么？A. FPGA是可编程的，ASIC是不可编程的B. FPGA是不可编程的，ASIC是可编程的C. FPGA和ASIC都是可编程的D. FPGA和ASIC都是不可编程的答案：A4. FPGA设计中，通常用于描述硬件行为的是哪类语言？A. 汇编语言B. 高级编程语言C. 硬件描述语言D. 机器语言答案：C5. 下列哪个不是FPGA设计流程中的步骤？A. 编写代码B. 编译C. 布局布线D. 烧录固件答案：D二、多选题（每题3分，共15分）6. 下列哪些是FPGA的优点？A. 可编程B. 可重复使用C. 性能稳定D. 成本低廉答案：A B7. 在FPGA设计中，以下哪些因素会影响设计的性能？A. 逻辑资源的使用B. 时钟频率C. 电源电压D. 布线复杂度答案：A B D8. FPGA设计中，常见的时序问题包括哪些？A. 时钟偏差B. 时钟偏斜C. 时钟抖动D. 时钟漂移答案：A B C9. FPGA设计中，通常需要考虑哪些功耗因素？A. 静态功耗B. 动态功耗C. 热设计功耗D. 电磁干扰答案：A B C10. 下列哪些是FPGA设计中常用的仿真工具？A. ModelSimB. VivadoC. QuartusD. Xilinx ISE答案：A B C三、判断题（每题1分，共5分）11. FPGA设计中，可以使用C语言进行硬件描述。

1、FPGA结构一般分为三部分：可编程逻辑块（CLB）、可编程I/O模块和可编程内部连线。

2 CPLD的内部连线为连续式布线互连结构，任意一对输入、输出端之间的延时是固定；FPGA的内部连线为分段式布线互连结构，各功能单元间的延时不定(不可预测)。

3 大规模可编程器件主要有CPLD和FPGA两类，其中CPLD通过可编程乘积项逻辑实现其逻辑功能。

基于SRAM的FPGA器件，每次上电后必须进行一次配置。

FPGA内部阵列的配置一般采用在电路可重构技术，编程数据保存在静态存储器(SRAM) ，掉电易失。

4 目前世界上有十几家生产CPLD/FPGA的公司，最大的两家是：Altera，Xilinx。

5 硬件描述语言(HDL)是EDA技术的重要组成部分，是电子系统硬件行为描述、结构描述、数据流描述的语言，它的种类很多，如VHDL、Verilog HDL、 AHDL6 WHEN_ELSE条件信号赋值语句和IF_ELSE顺序语句的异同WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句，必须放在结构体中。

IF_ELSE顺序语句中有分号；是顺序语句，必须放在进程中7 可编程逻辑器件设计输入有原理图输入、硬件描述语言输入和波形输入三种方式。

原理图输入方式是一种最直接的设计描述方式，硬件描述语言的突出优点是：* 语言与工艺的无关性；语言的公开可利用性，便于实现大规模系统的设计；* 具有很强的逻辑描述和仿真功能，而且输入效率高，在不同的设计输入库之间的转换非常方便，用不着对底层的电路和PLD结构的熟悉。

波形设计输入适用于时序逻辑和有重复性的逻辑函数。

8 用VHDL/Veilog HDL语言开发可编程逻辑电路的完整流程：文本编辑→功能仿真→逻辑综合→布局布线→时序仿真。

* 所谓综合，就是根据设计功能和实现该设计的约束条件(如面积、速度、功耗和成本等)，将设计输入转换成满足要求的电路设计方案，该方案必须同时满足与其的功能和约束条件。

储备fpga入门考试题及答案1. FPGA是什么？A. 一种软件编程语言B. 一种硬件编程语言C. 一种现场可编程门阵列D. 一种存储设备答案：C2. FPGA的全称是什么？A. Field-Programmable Gate ArrayB. Fixed-Programmable Gate ArrayC. Field-Programmable Graphics ArrayD. Fixed-Programmable Graphics Array答案：A3. FPGA与传统ASIC的主要区别是什么？A. FPGA是可编程的，ASIC是固定的B. ASIC是可编程的，FPGA是固定的C. FPGA和ASIC都是可编程的D. FPGA和ASIC都是固定的答案：A4. 在FPGA设计中，以下哪个不是基本逻辑单元？A. 触发器B. 查找表C. 乘法器D. 存储器答案：D5. FPGA的配置方式有哪些？A. 通过JTAG接口B. 通过USB接口C. 通过串行接口D. 所有以上选项答案：D6. FPGA设计中的"高层次综合"指的是什么？A. 将高级语言代码直接转换为FPGA的硬件描述语言B. 将FPGA的硬件描述语言转换为高级语言代码C. 将高级语言代码转换为FPGA的逻辑门级描述D. 将FPGA的逻辑门级描述转换为高级语言代码答案：A7. FPGA中的"时序约束"主要用于什么？A. 确保数据在正确的时间到达正确的位置B. 确保硬件描述语言代码的正确性C. 确保FPGA的功耗最小化D. 确保FPGA的成本最低答案：A8. 在FPGA设计中，"资源利用率"指的是什么？A. FPGA中使用的逻辑资源与总逻辑资源的比例B. FPGA中使用的存储资源与总存储资源的比例C. FPGA中使用的I/O资源与总I/O资源的比例D. FPGA中使用的电源资源与总电源资源的比例答案：A9. FPGA的"位流文件"是什么？A. 用于存储FPGA配置数据的文件B. 用于存储FPGA设计源代码的文件C. 用于存储FPGA测试数据的文件D. 用于存储FPGA仿真结果的文件答案：A10. FPGA设计中的"流水线"技术主要用于什么？A. 提高数据吞吐量B. 降低功耗C. 减少硬件资源使用D. 增加设计复杂度答案：A。