数字逻辑电路实验
简易数字钟
日期：2013年12月6日地点：104
姓名：学号：
审阅教师：得分：
一、实验目的
（1）掌握时序逻辑电路的一般设计过程；
（2）掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求；（3）掌握QuartusⅡ5.0的使用
二、实验原理
特点外引线排列图
?用于快速计数的内部超前进位
?用于n 位级联的进位输出
?同步可编程序
?有置数控制线
?二极管箝位输入
?直接清零
?同步计数
典型参数：
f 工作频率=32MHz
Pd=93mW
说明：
这种同步可预置十进计数器是由四个D 型触发器和若干个门电路构成，内部有超前进位，具有计数、置数、禁止、直接（异步）清零等功能。对所有触发器同时加上时钟，使得当计数使能输入和内部门发出指令时输出变化彼此协调一致而实现同步工作。这种工作方式消除了非同步（脉冲时钟）计数器中常有的输出计数尖峰。缓冲时钟输入将在时钟输入上升沿触发四个触发器。
这种计数器是可全编程的，即输出可预置到任何电平。当预置是同步时，在置数输入上将建立一低电平，禁止计数，并在下一个时钟之后不管使能输入是何电平，输出都与建立数据一致。清除是异步的（直接清零），不管时钟输入、置数输入、使能输入为何电平，清除输入端的低电平把所有四个触发器的输出直接置为低电平。
超前进位电路无须另加门，即可级联出n 位同步应用的计数器。它是借助于两个计数使能输入和一个动态进位输出来实现的。两个计数使能输入（ENP 和ENT）计数时必须是高电平，且输入ENT 必须正反馈，以便使能动态进位输出。因而被使能的动态进位输出将产生一个高电平输出脉冲，其宽度近似等于QA 输出高电平。此高电平溢出进位脉冲可用来使能其后的各个串联级。使能ENP 和ENT 输入的跳变不受时钟输入的影响。
电路有全独立的时钟电路。改变工作模式的控制输入（使能ENP、ENT 或清零）纵使发生变化，直到时钟发生为止，都没有什么影响。计数器的功能（不管使能、不使能、置数或计数）完全由稳态建立时间和保持时间所要求的条件来决定。
三、实验设计
采用两片74LS160芯片和一些与非门实现功能，用Multisim12.0实现如下：
从右往左依次为小时（高位）、小时（低位）、分（高位）、分（低位）
四、QuartusⅡ仿真与实验
引脚如下图：
仿真波形如下：
经过在实验箱上的接线，确认能够实验数字钟的功能，并完成验收。
第八次实验报告 实验六 数据选择器 一、实验目的要求 1、 熟悉中规模集成电路数据选择器的工作原理与逻辑功能 2、 掌握数据选择器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、T4153、CC4011 三、实验线路、原理框图 (一)数据选择器的基本原理 数据选择器是常用的组合逻辑部件之一，它有若干个输入端，若干个控制输入端及一个输出端。 数据选择器的地址变量一般的选择方式是： （1） 选用逻辑表达式各乘积项中出现次数最多的变量（包括原变量与反变量），以简 化数据输入端的附加电路。 （2） 选择一组具有一定物理意义的量。 （二）T4153的逻辑符号、逻辑功能及管脚排列图 （1）T4153是一个双4选1数据选择器，其逻辑符号如图1： 图1 （2） T4153的功能表如下表 其中D0、D1、D2、D3为4个数据输入端；Y 为输出端；S 是使能端，在S 是使能端，在 原SJ 符号
S =0时使能，在S =1时Y=0；A1、A0是器件中两个选择器公用的地址输入端。该器件的 逻辑表达式为： Y=S （1A 0A 0D +101D A A +201D A A +301A A A ） （3） T4153的管脚排列图如图2 图2 （三）利用T4153四选一数据选择器设计一个一位二进制全减器的实验原理和实验线路 （1）一位二进制全减器的逻辑功能表见下表： n D =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C n C =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C =n A n B 1-n C +n A n B +n A n B 1-n C （3）根据全减器的逻辑功能表设计出的实验线路图为图3： S 11D 3 1D 2 1D 1 1D 0 1Y
. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３
Image Image 高等数学数学实验报告 实验人员：院（系） ___________学号_________姓名____________实验地点：计算机中心机房 实验一 1、 实验题目： 根据上面的题目，通过作图，观察重要极限：lim（1+1/n）n =e 2、 实验目的和意义 方法的理论意义和实用价值。 利用数形结合的方法观察数列的极限，可以从点图上看出数列的收敛性，以及近似地观察出数列的收敛值；通过编程可以输出数列的任意多项值，以此来得到数列的收敛性。通过此实验对数列极限概念的理解形象化、具体化。 三、计算公式 （1+1/n）n 四、程序设计 五、程序运行结果 六、结果的讨论和分析 当n足够
Image Image 大时，所画出的点逐渐接近于直线，即点数越大，精确度越高。对于不同解题方法最后均能获得相同结果，因此需要择优，从众多方法中尽可能选择简单的一种。程序编写需要有扎实的理论基础，因此在上机调试前要仔细审查细节，对程序进行尽可能的简化、改进与完善。 实验二一、实验题目 制作函数y=sin cx的图形动画，并观察参数c对函数图形的影响。 二、实验目的和意义 本实验的目的是让同学熟悉数学软件Mathematica所具有的良好的作图功能，并通过函数图形来认识函数，运用函数的图形来观察和分析函数的有关性态，建立数形结合的思想。三、计算公式：y=sin cx 四、程序设计五、程序运行结果 六、结果的讨论和分析 c的不同导致函数的区间大小不同。 实验三 一、实验题目 观察函数f(x)=cos x的各阶泰勒展开式的图形。 二、实验目的和意义 利用Mathematica计算函数的各阶泰勒多项式，并通过绘制曲线图形，来进一步掌握泰勒展开与函数逼近的思想。 三、计算公式
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块
数字逻辑电路 实验报告 指导老师: 班级: 学号: 姓名： 时间： 第一次试验一、实验名称：组合逻辑电路设计
二、试验目的： 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、、学会二进制数的运算规律。 三、试验所用的器件和组件： 二输入四“与非”门组件3片，型号74LS00 四输入二“与非”门组件1片，型号74LS20 二输入四“异或”门组件1片，型号74LS86 四、实验设计方案及逻辑图： 1、设计一位全加/全减法器，如图所示： 电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S 为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。 （1）输入/输出观察表如下： （2）求逻辑函数的最简表达式 函数S的卡诺图如下：函数Co的卡诺如下： 化简后函数S的最简表达式为： Co的最简表达式为：
（3）逻辑电路图如下所示： 2、舍入与检测电路的设计： 用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如图所示： （1）输入/输出观察表如下： B8 B4 B2 B1 F2 F1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1
高数实验报告 学号： 姓名： 数学实验一 一、实验题目：（实验习题7-3） 观察二次曲面族kxy y x z ++=22的图形。特别注意确定k 的这样一些值，当k 经过这些值时，曲面从一种类型变成了另一种类型。 二、实验目的和意义 1. 学会利用Mathematica 软件绘制三维图形来观察空间曲线和空间曲线图形的特点。 2. 学会通过表达式辨别不同类型的曲线。 三、程序设计 这里为了更好地分辨出曲线的类型，我们采用题目中曲线的参数方程来画图，即t t kr r z sin cos 22+= 输入代码： ParametricPlot3D [{r*Cos[t]，r*Sin[t],r^2+ k*r^2*Cos[t]*Sin[t]}, {t, 0, 2*Pi}, {r, 0, 1}，PlotPoints -> 30] 式中k 选择不同的值：-4到4的整数带入。 四、程序运行结果
k=4： k=3： k=2：
k=1: k=0:
k=-1: k=-2:
k=-3: k=-4: 五、结果的讨论和分析 k取不同值，得到不同的图形。我们发现，当|k|<2时，曲面为椭圆抛物面；当|k|=2时，曲面为抛物柱面；当|k|>2时，曲面为双曲抛物面。
数学实验二 一、实验题目 一种合金在某种添加剂的不同浓度下进行实验，得到如下数据： 2 + y+ = cx a bx 法确定系数a,b,c，并求出拟合曲线 二、实验目的和意义 1.练习使用mathematic进行最小二乘法的计算 2.使用计算机模拟，进行函数的逼近 三、程序设计 x={,,,,}; y={,,,,}; xy=Table[{x[[i]],y[[i]]},{i,1,5}]; q[a_,b_,c_]:=Sum[(a+b*x[[i]]+c*x[[i]]*x[[i]]-y[[i]])^2,{i,1 ,5}]; Solve[{D[q[a,b,c],a]?0,D[q[a,b,c],b]?0,D[q[a,b,c],c]?0},{a, b,c}] A={a,b,c}/.%; a=A[[1,1]]; b=A[[1,2]];
数字电路实验报告 姓名：张珂 班级：10级8班 学号：2010302540224
实验一：组合逻辑电路分析一．实验用集成电路引脚图 1．74LS00集成电路 2．74LS20集成电路 二、实验内容 1、组合逻辑电路分析 逻辑原理图如下：
U1A 74LS00N U2B 74LS00N U3C 74LS00N X1 2.5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V GND 图1.1组合逻辑电路分析 电路图说明：ABCD 按逻辑开关“1”表示高电平，“0”表示低电平； 逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。 真值表如下： A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 表1.1 组合逻辑电路分析真值表 实验分析： 由实验逻辑电路图可知：输出X1=AB CD =AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。 2、密码锁问题： 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。
试分析下图中密码锁的密码ABCD 是什么？ 密码锁逻辑原理图如下： U1A 74LS00N U2B 74LS00N U3C 74LS00N U4D 74LS00N U5D 74LS00N U6A 74LS00N U7A 74LS00N U8A 74LS20D GND VCC 5V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V X1 2.5 V X2 2.5 V 图 2 密码锁电路分析 实验真值表记录如下： 实验真值表 A B C D X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 表1.2 密码锁电路分析真值表 实验分析： 由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。由此可见，该密码锁的密码ABCD 为1001.因而，可以得到：X1=ABCD ，X2=1X 。
第五次试验报告 实验五 译码器 一、实验目的要求 1、熟悉中规模集成电路T4138译码器的工作原理与逻辑功能 2、掌握译码器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、万用表、两个T4138、74LS20 三、实验线路、原理框图 1、T4138的逻辑符号 T4138是一个3线—8线译码器，它是一种通用译码器，其逻辑符号如图1所示。 图1 其中，A 2、A 1、A 0是地址输入端，Y 0、Y 1、Y 2、Y 3、Y 4、Y 5、Y 6、Y 7是译码输出端，S 1、 S 2、S 3是使能端，当S 1=1， S 2+S 3=0时，器件使能。 2、T4138的管脚排列 T4138的管脚排列如图2所示： 图2 3、T4138的逻辑功能 T4138的功能表如下表所示： Y Y Y Y Y Y Y 32 （a ）原SJ 符号 （b ）GB 符号
3线—8线译码器实际上是一个负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器。 4、用T4138实现一个逻辑函数 译码器的每一路输出，实际上是地址码的一个最小项的反变量，利用其中一部分输出端输出的与非关系，也就是它们相应最小项的或逻辑表达式，能方便地实现逻辑函数。 本试验要求实现以下逻辑函数： Y=AB C +A B C+A BC+ABC=ABC BC A C B A C AB ???=7356Y Y Y Y 用T4138和74LS20实现以上逻辑函数，实验线路见下图（图3）： 图3 5，用两个3线—8线译码器组成一个4线—16线的译码器 4线—16线的真值表为： “0Y
东南大学电工电子实验中心实验报告 数字逻辑设计实践 实验一数字逻辑电路实验基础 学院电气工程学院 指导老师团雷鸣 地点 104 姓名 学号 __________得分实验日期
1．实验目的 （1）认识数字集成电路，能识别各种类型的数字器件和封装； （2）学习查找器件资料，通过器件手册了解器件； （3）了解脉冲信号的模拟特性，了解示波器的各种参数及其对测量的影响，了解示波器探头的原理和参数，掌握脉冲信号的各项参数； （4）了解逻辑分析的基本原理，掌握虚拟逻辑分析的使用方法； （5）掌握实验箱的结构、功能，面包板的基本结构、掌握面包板连接电路的基本方法和要求； （6）掌握基本的数字电路的故障检查和排除方法。 2．必做实验 （1）复习仪器的使用，TTL信号参数及其测量方法 用示波器测量并记录频率为200KHz的TTL信号的上升沿时间、下降沿时间、脉冲宽度和高、低电平值。 接线图 理论仿真TTL图像 TTL实验数据表格
（2）节实验：电路安装调试与故障排除 要求：测出电路对应的真值表，并进行模拟故障排查，记录故障设置情况和排查过程。 接线图 真值表 F=1，G=1 序号S1B1S2B2L 100000110100001020110 103 110040 150110 006101107111001800 001190 思考题 ①能否用表格表示U8脚输出端可能出现1的全部情况 2
②存在一个使报警器信号灯持续接通的故障，它与输入的状态无关。那么，什么是最有可能的故障？ 答：两个集成电路74HC00与74HC20未加工作电压VCC并接地，造成集成电路无法工作，L一直为低电平，Led发光。 ③下列故障的现象是什么样的？ a.U8脚输出端的连线开路。1答：无论S2与B2输入什么信号，都视为U4 与U5输入0信号(副驾驶有人22且安全带未扣上)，会造成报警。 b.U3脚的输出停留在逻辑0。1答：无论B1输入什么信号，都视为U13输 入0信号。（驾驶座安全带扣上）1 ④当汽车开始发动，乘客已坐好，而且他的座位安全带已扣上，报警灯亮，这结果仅与司机有关，列出可能的故障，并写出寻找故障的测试顺序。 可能情况：司机未系安全带
. .. 数字逻辑电路设计 --多功能数字钟 学院：计算机科学与通信工程 专业： ： 学号： 指导老师：
多功能数字钟 一、设计任务及要求 （1）拥有正常的时、分、秒计时功能。 （2）能利用实验板上的按键实现校时、校分及清零功能。 （3）能利用实验板上的扬声器做整点报时。 （4）闹钟功能 （5）在MAXPLUS II 中采用层次化设计方法进行设计。 （6）在完成全部电路设计后在实验板上下载，验证设计课题的正确性。 二、多功能数字钟的总体设计和顶层原理图 作为根据总体设计框图，可以将整个系统分为六个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。
（1）计时模块 该模块使用74LS160构成的一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用于计分和秒。只要给秒计数器一个1HZ的时钟脉冲，则可以进行正常计时。分计数器以秒计数器的进位作为计数脉冲。 用两个74160连成24进制的计数器，原图及生成的器件如下： 生成的二十四进制计数器注： 利用使能端，时钟信号，清零以及预置数功能连成24进制。
用两个74160连成的60进制计数器，原图及生成的器件如下： 生成的六十进制计数器 （2）校时模块 校时模块设计要求实现校时，校分以及清零功能。 *按下校时键，小时计数器迅速递增以调至所需要的小时位。 *按下校分键，分计数器迅速递增以调至所需要的分位。 *按下清零键，将秒计数器清零。 注意事项：①在校分时，分计数器的计数不应对小时位产生影响，因而需要屏蔽此时分计数器的进位信号以防止小时计数器计数。 ②利用D触发器进行按键抖动的消除，因为D触发器是边沿触发，在除去时钟边沿到来前一瞬间之外的绝大部分时间都不接受输入，
《数字电子技术》实验报告 实验序号：01 实验项目名称：门电路逻辑功能及测试 学号姓名专业、班级 实验地点物联网实验室指导教师时间2016.9.19 一、实验目的 1. 熟悉门电路的逻辑功能、逻辑表达式、逻辑符号、等效逻辑图。 2. 掌握数字电路实验箱及示波器的使用方法。 3、学会检测基本门电路的方法。 二、实验仪器及材料 1、仪器设备：双踪示波器、数字万用表、数字电路实验箱 2. 器件： 74LS00 二输入端四与非门2片 74LS20 四输入端双与非门1片 74LS86 二输入端四异或门1片 三、预习要求 1. 预习门电路相应的逻辑表达式。 2. 熟悉所用集成电路的引脚排列及用途。 四、实验内容及步骤 实验前按数字电路实验箱使用说明书先检查电源是否正常，然后选择实验用的集成块芯片插入实验箱中对应的IC座，按自己设计的实验接线图接好连线。注意集成块芯片不能插反。线接好后经实验指导教师检查无误方可通电实验。实验中
1.与非门电路逻辑功能的测试 （1）选用双四输入与非门74LS20一片，插入数字电路实验箱中对应的IC座，按图1.1接线、输入端1、2、4、5、分别接到K1~K4的逻辑开关输出插口，输出端接电平显 图 1.1 示发光二极管D1~D4任意一个。 （2）将逻辑开关按表1.1的状态，分别测输出电压及逻辑状态。 表1.1 输入输出 1(k1) 2(k2) 4(k3) 5(k4) Y 电压值（v） H H H H 0 0 L H H H 1 1 L L H H 1 1 L L L H 1 1 L L L L 1 1 2. 异或门逻辑功能的测试
图 1.2 （1）选二输入四异或门电路74LS86，按图1.2接线，输入端1、2、4、5接逻辑开关(K1~K4)，输出端A、B、Y接电平显示发光二极管。 （2）将逻辑开关按表1.2的状态，将结果填入表中。 表1.2 输入输出 1(K1) 2(K2) 4(K35(K4) A B Y 电压（V） L H H H H L L L H H H H L L L H H L L L L L H H 1 1 1 1 1 1 1 1
东南大学自动化学院 实验报告 课程名称：过程控制实验 实验名称：水箱液位控制系统 院（系）：自动化专业：自动化姓名：学号： 实验室：实验组别： 同组人员： 实验时间： 评定成绩：审阅教师：
目录 一、系统概论 (3) 二、对象的认识 (4) 三、执行机构 (14) 四、单回路调节系统 (15) 五、串级调节系统Ⅰ (18) 六、串级调节系统Ⅱ (19) 七、前馈控制 (21) 八、软件平台的开发 (21)
一、系统概论 1.1实验设备 图1.1 实验设备正面图图1.2 实验设备背面图 本实验设备包含水箱、加热器、变频器、泵、电动阀、电磁阀、进水阀、出水阀、增压器、流量计、压力传感器、温度传感器、操作面板等。 1.1.2 铭牌 ·加热控制器： 功率1500w，电源220V（单相输入） ·泵： Q40-150L/min，H2.5-7m，Hmax2.5m，380V，VL450V， IP44，50Hz，2550rpm，1.1kw，HP1.5，In2.8A，ICL B ·全自动微型家用增压器： 型号15WZ-10，单相电容运转马达 最高扬程10m，最大流量20L/min，级数2，转速2800rmp，电压220V， 电流0.36A，频率50Hz，电容3.5μF，功率80w，绝缘等级 E ·LWY-C型涡轮流量计： 口径4-200mm，介质温度-20—+100℃，环境温度-20—+45℃，供电电源+24V， 标准信号输出4-20mA，负载0-750Ω，精确度±0.5%Fs ±1.0%Fs，外壳防护等级 IP65 ·压力传感器 YMC303P-1-A-3 RANGE 0-6kPa，OUT 4-20mADC，SUPPLY 24VDC，IP67，RED SUP+，BLUE OUT+/V- ·SBWZ温度传感器 PT100 量程0-100℃，精度0.5%Fs，输出4-20mADC，电源24VDC
数字电路组合逻辑电路设 计实验报告 The Standardization Office was revised on the afternoon of December 13, 2020
实验三组合逻辑电路设计（含门电路功能测试）
一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多，使用时应对选用的器件做简单逻辑功能检查，保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时，门电路输入端加固定的高（H）、低电平，用示波器、万用表、或发光二极管（LED）测
出门电路的输出响应。动态测试时，门电路的输入端加脉冲信号，用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例，简述集成逻辑门功能测试的方法。74LS00为四输入2与非门，电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中，共有14条外引线。使用时必须保证在第14脚上加+5V电压，第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否。实验时，可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量，加高、低电平，观测输出电平是否符合74LS00的真值表（表3-1）描述功能。
高等数学数学实验报告实验人员：院(系) 土木工程学院学号05A11210 姓名李贺__ 实验地点：计算机中心机房 实验一空间曲线与曲面的绘制 一、实验题目：(实验习题1-2) 利用参数方程作图，做出由下列曲面所围成的立体图形： 2 2 2 2 ⑴ Z 1 X y，x y X 及xOy平面； ⑵ z xy,x y 1 0 及z 0. 二、实验目的和意义 1、利用数学软件Mathematica绘制三维图形来观察空间曲线和空间曲面图形的特点，以加 强几何的直观性。 2、学会用Mathematica绘制空间立体图形。 三、程序设计 空间曲面的绘制 x x(u, V) y y(u,v),u [u min , max ],V [V min , V max ] 作参数方程z z(u,v)所确定的曲面图形的Mathematica命令
为: ParametricPlot3D[{x[u,v],y[u,v],z[u,v]},{u,umi n,umax}. {v,vmi n,vmax}, 选项] ⑵ t2 = ParametricPlotJD [{u f 1 v}, [u^ ?0?§尸1}^ (v, 0F 1}, HxegLabel {"x" 11 y" J1 z" }. PlotPolnts t 5B, Dlspla^unction -> Identity」： t3 = ParametricPlotSD[{u f 0}* (u, -U.J5』1}^ {v z-0.5, 1} f AxesLabel {"x" 11y" 11 z" PlotPoints 50, Display1 unction — Identity]: Slinw[tl z t2, t3 f DisplayFunction -> SDlsplajfunction] 四、程序运行结果 ⑴ (2) 五、结果的讨论和分析 1、通过参数方程的方法做出的图形，可以比较完整的显示出空间中的曲面和立体图形。 2、可以通过mathematica软件作出多重积分的积分区域，使积分能够较直观的被观察。
数学建模与实验实验报告 姓名：李明波 院系：仪器科学与工程学院 学号:22013108 老师：王峰
数学建模与实验实验报告 实验一 实验题目 （1）已知某平原地区的一条公路经过如下坐标所示的点，请采用样条插值绘出这条公路（不考虑 （2）对于上表给出的数据，估计公路长度。 实验过程 （1）第一问代码如下: X=[0,30,50,70,80,90,120,148,170,180,202,212,230,248,268,271,280,290,300,312,320,340,3 60,372,382,390,416,430,478]; Y=[80,64,47,42,48,66,80,120,121,138,160,182,200,208,212,210,200,196,188,186,200,184,1 88,200,202,240,246,280,296]; %给出坐标点 xx=0:1:478;%选取0~478内的点 yy=spline(X,Y,xx);%样条插值法找出曲线 plot(X,Y, 'p ',xx,yy, 'g ');%绘出曲线图 x=[440,420,380,360,340,320,314,280,240,200]; y=[308,334,328,334,346,356,360,392,390,400]; hold on xy=440:-1:200; yx=spline(x,y,xy); plot(x,y, 'p ',xy,yx, 'g '); 运行上述代码得到结果如下：
上图为所绘公路图 （2）代码如下： X=[0 30 50 70 80 90 120 148 170 180 202 212 230 248 268 271 280 290 300 312 320 340 360 372 382 390 416 430 478 440 420 380 360 340 320 314 280 240 200]; Y=[80 64 47 42 48 66 80 120 121 138 160 182 200 208 212 210 200 196 188 186 200 184 188 200 202 240 246 280 296 308 334 328 334 346 356 360 392 390 400]; for k=1:length(X)-1 len(k)=sqrt((X(k+1)-X(k))^2+(Y(k+1)-Y(k))^2); end; Len=sum(len);Len 运行得到结果如下： 即公路长为967.46米。
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图
高等数学A（下册）实验报告 院（系）: 学号：姓名： 实验一 利用参数方程作图，作出由下列曲面所围成的立体： （1） 2 2 1Y X Z- - = ， X Y X= +2 2 及 xOy 面 ·程序设计： -1, 1},Axe s2=ParametricPlot3D[{1/2*Cos[u]+1/2,1/2*Sin[u],v},{u,- s3=ParametricPlot3D[{u,v,0},{u,-1,1},{v,- DisplayFunction 程序运行结果： 实验二 实验名称：无穷级数与函数逼近 实验目的：观察的部分和序列的变化趋势，并求和
实验内容： （1）利用级数观察图形的敛散性 当n 从1~400时，输入语句如下： 运行后见下图，可以看出级数收敛，级数和大约为1.87985 （2先输入： 输出： 输出和输入相同，此时应该用近似值法。输入： 输出： 1.87985 结论：级数大约收敛于1.87985 实验三： 1. 改变例2中m 的值及的数值来求函数的幂级数及观察其幂级数逼近函数的情况
·程序设计： m 5; f x_:1 x^m;x0 1; g n_,x0_ :D f x, x, n .x x0; s n_,x_: Sum g k,x0/k x x0 ^k, k, 0, t Table s n, x, n, 20; p1 Plot Evaluate t ,x,1,2,3 2; p2 Plot 1 x ^m , x,1 2,3 2, PlotStyle RGBColor 0,0,1; Show p1,p2 ·程序运行结果 实验四 实验名称：最小二乘法 实验目的：测定某种刀具的磨损速度与时间的关系实验内容：
数字电路实验报告 学号：姓名：班级：% % %
目录 实验一组合逻辑电路分析 (1) 一、实验目的 (1) 二、实验原理 (1) 三、实验内容 (1) 实验二组合逻辑实验(一)——半加器和全加器 (3) 一、实验目的 (3) 二、实验原理 (3) 三、实验内容 (4) 实验三组合逻辑实验（二）数据选择器和译码器的应用 (6) 一、实验目的 (6) 二、实验原理 (6) 三、实验内容 (7) 实验四触发器和计数器 (9) 一、实验目的 (9) 二、实验原理 (9) 三、实验内容 (10) 实验五数字电路实验综合实验 (12) 一、实验目的 (12) 二、实验原理 (12) 三、实验内容： (13) 实验六555集成定时器 (15) 一、实验目的 (15) 二、实验原理 (15) 三、实验内容 (16) 实验七数字秒表 (19) 一、实验目的 (19) 二、实验原理 (19) 三、实验内容 (21)
实验一组合逻辑电路分析 一、实验目的 掌握逻辑电路的特点； 学会根据逻辑电路图分析电路的功能。 二、实验原理 74LS00集成片有四块二输入与非门构成，逻辑表达式为。 74LS20由两块四输入与非门构成。逻辑表达式为。 三、实验内容 实验一、根据下列实验电路进行实验：
实验二、分析下图电路的密码 密码锁开锁的条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为”1”,将锁打开。否则，报警信号为”1”，接通警铃。
实验二 组合逻辑实验(一)——半加器和全加器 一、实验目的 熟悉用门电路设计组合电路的原理和方法步骤。 预习内容 复习用门电路设计组合逻辑电路的原理和方法。 复习二进制的运算。 利用下列元器件完成：74LS283、74LS00、74LS51、74LS136； 完成用“异或”门、“与或非”门、“与非”门设计全加器的逻辑图； 完成用“异或”门设计的3变量 判奇电路的原理图。 二、实验原理 1、半加器 半加器是算术运算电路中的基本单元，是完成1位二进制数相加的一种组合逻辑电路。 如果只考虑了两个加数本身，而没有考虑低位进位的加法运算，称为半加器。实现 说明：其中，A 、B 是两个加数，S 表示和数，C 表示进位数。 有真值表可得逻辑表达式： ?? ?=+=AB C B A B A S 2、全加器 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。 说明：其中A 和B 分别是被加数及加数，Ci 为低位进位数，S 为本位和数（称为全加和），Co 为向高位的进位数。得出全加器逻辑表达式： ?????⊕+=++=⊕⊕=+++=i i i o i i i i i C B A AB BC A C B A AB C C B A ABC C B A C B A C B A S )(
数字电路实验报告一 4-bit Full Adder Design 1.1 Requirement of the Experiment Design a 4-bite Adder to add A(A3A2A1A0) and B(B3B2B1B0),output 4-bit Sum S=A+B and the COUT as the carry. 1.2 Experiment Target 1. Learn the Logic Diagram Input Method with ispDesignLEVER. 2. Understand how to deisgn a test vector file in ABEL-HDL. 3. To be familiar with the PLD Experiment System(PLD-PAC-1). 4. To know the drawing method of Logic Diagram in ispDesignLEVER and its function simulation process. 5. Know the principles and structure of 4-bit Ripple Adder.
1.3 Step of Experiment 1. Use Schematic Editor to input the logic diagram of a 4-bit adder(*.sch) 2. Input the ABEL-HDL test vector file(*.abv) 3.Do the function simulation with the above test vector and check the output vaild according to the waveforms until to error happens. 4.Specify the input and output Pin No. by connecting I/O PAD to input and output of above 4-bit adder. Switch S8-S5(34-37)and S4-S1(38-41)on PLD Experimental System can be used as input A and B,LED6(18-15 ) and LED5(14-11) as the output S(Sum). L8 can be used to show the carry (Cout).Note that L1-L8(83-76) is active-low. 5.Do the Fit Design function to generate the circuit JED file. 6.Download the JED into the chip on PLD Experiment System and verify the results. 1.4 Experiment Content Circuit Diagram(*.sch)
北京邮电大学数字电路实验报告
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能，并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器能够由两个半加器和一个或门构成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表 示式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)(